JPH0199251A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用骨、！］ この発明は半導体集積回路装置に関し、特にＬＤＤ構造
よりなるドレイン電界を緩和する構造のトランジスタに
よって構成される半導体集積回路装置に関するものであ
る。

［従来の技術］ 近年、ＭＯＳ型電界効果トランジスタの高性能化を図る
試みは目覚しく、ゲート長の短チャンネル化が益々進め
られている。この短チャンネル化によってチャンネル長
が１．５μｍ程度以下になってくると比例縮小剤が働き
、ゲート酸化膜の膜厚が２００〜３００八程度に薄膜化
される。この結果チャンネル領域は高電界となり、ホッ
トキャリアが発生してホットキャリアのゲート酸化膜へ
の注入現象やブレークダウン電圧の低下が生じる。

ホットキャリアの注入現象は経時的なしきい値電圧の変
動や、相互コンダクタンスの低下などの特性劣化をもた
らす。このような短チャンネル化に伴なうトランジスタ
の特性劣化を防止するため、ＬＤＤ（Ｌｉｇｈｔｌｙ　
　Ｄｏｐｅｄ　　Ｄｒａｉｎ−３ｏｕｒｃｅ）構造より
なるトランジスタが開発された。

第３図はＬＤＤ構造よりなるＭＯ３型トランジスタの概
略構成図である。

図において、シリコン基板等よりなるｐ形の半導体基板
１の主面に形成されたフィールド酸化膜２によって囲ま
れた活性領域にソースまたはドレイン領域となるｎ＋形
不純物領域６ａ、６ｂが形成される。ｎ＋形不純物領域
６ａ、６ｂに挾まれた１も導体基板１の主面上にゲート
酸化膜５を介してゲート電極４が形成され、ゲート電極
４およびゲート酸化膜５の両側面にはサイドウオール８
が形成される。サイドウオール８下の半導体基板１の領
域には濃度の低いｎ−形不純物領域７ａ、７ｂがｎ＋形
不純物領域６ａ、６ｂに接するように形成されＬＤＤ構
造をなしている。このｎ−形不純物領域７ａ、７ｂによ
ってドレイン領域をｎ−／ｎ＋層に分け、ｎ−層がドレ
イン電界を緩和しブレークダウン電圧を上げ、さらにホ
ットキャリアの注入現象を防止している。

一方、ゲート長を短くしていくとソースおよびドレイン
領域各々に電圧印加時に生じる空乏層が互いに接近する
ことになり、遂にはこれらの空乏層が重なり合うように
なる。すなわち、ソースおよびドレイン領域間にパンチ
スルー現象が生じ、大きなリーク電流が流れてしまいト
ランジスタの動作特性り大きな問題となる、いわゆる短
チャンネル効果が発生する。空乏層の拡がりは基板の濃
度が低ければ低いほど大きいので、パンチスルー現象を
防止するためには半導体基板の濃度を高くすることが短
チャンネル化を目指すトランジスタにとっては重要であ
る。

このような背景からＬＤＤ構造よりなるトランジスタに
あっては、上記の短チャンネル効果を抑制するために従
来より半導体基板の濃度を高くすることが通常行なわれ
ている。

［発明が解決しようとする問題点］ 一般にｎ形ＭＯＳトランジスタのしきい値電圧ｖＴＨは
次式で表わされる。

Ｔ１４ −ＶＦ　ａ　＋２＋ｉｌｐ　Ｐ　＋ＢＫ　　２＜６Ｆ　
Ｐ　＋ｌｖＢ　ａｌ・・・（１） ここで、 ｖＦａ：フラットバンド電圧（ゲート金属の仕事関数φ
１とシリコンの仕事関数φ、との差）φ、Ｐ　；フェル
ミポテンシャル（シリコンのフェルミレベルと真性フェ
ルミレベルとの差）Ｂ、二基板効果係数 ＶａＢ：半導体基板のバイアス電圧 また、基板効果係数Ｂには次式で表わされる。

ＢＫ−ｔＯｘ／ε。ｘｍ曹ＮＡ　−（２）ここで、 ｔｏｘ：ゲート酸化膜の膜厚 ε。Ｘ　＝ゲート酸化膜の誘電率 ｑ：電荷嵩量 εＳ＋’シリコンの誘電率 ＮＡ　：半導体基板の不純物濃度 （１）、（２）式から明白なように、ｖＴＨは基板効果
係数Ｂにが大きくなればなるほど大きくなる。すなわち
半導体基板の不純物濃度ＮＡが高くなるにつれてトラン
ジスタのしきい値電圧が上昇することを意味する。

以上のことからＬＤＤ構造よりなるトランジスタを有す
る半導体集積回路においては、その短チャンネル効果を
抑制するために半導体基板の不純物濃麿を高くせざるを
得ず、その結果その半導体集積回路に含まれるトランジ
スタのしきい値電圧はすべて従来より上昇してしまうの
である。しかしながら、半導体集積回路は多くの機能を
分担するトランジスタによって構成されており、しきい
値電圧の上昇によって不具合を生じるトランジスタが存
在するのである。

第４図はゲートに入力信号が印加されるインバータ回路
である。

図において、電源電圧ＶＣＣと出力信号ｖ０１に接続す
るノードＮ１との間にＰ形ＭｏＳトランジスタＱ＋、Ｑ
２が接続され、トランジスタＱ。

のゲートは接地される。ノードＮ、の他方には一方の導
通端子を接地するＮ形ＭＯＳ）ランジスタＱ３が接続さ
れ、トランジスタＱ２およびトランジスタＱ、のゲート
に入力信号Ｖ、が分岐されて接続される。入力信号■、
が低レベル時にあっては、トランジスタＱ１．Ｑ２がオ
ンされるのでノードＮ、はＶＣＣとなっている。次に入
力信号Ｖ、が高レベルに変化したときトランジスタＱ２
はオフされ、またトランジスタＱ、はオンされてノード
Ｎ、の電位はｖｃｃ→０となる。ところがトランジスタ
Ｑ、のしきい値電圧ｖＴ８が高すぎるとトランジスタＱ
、をオンさせるためのゲート電圧、すなわち入力信号Ｖ
、の高レベルでの電圧値がより高べなってしまうのであ
る。そのため、トランジスタＱ、のしきい値電圧が低け
れば、入力信号Ｖ、がトランジスタＱ、をオンさせるた
めの最低電圧値に対して本来有していたマージンがトラ
ンジスタＱ、のしきい値の増加のため低下してしまうの
である。

一方、一般にＭＯＳ型半導体集積回路においては、入力
端子または出力端子に接続するＭＯＳトランジスタ、す
なわち本図における人力信号Ｖ。

に接続するＮ形ＭＯＳ）ランジスタＱ、にはそのリーク
電流の規定があるため、製造上のばらつきを考慮してト
ランジスタＱ、のゲート長が比較的長く形成される。し
たがって本図における破線に囲われたトランジスタＱ３
はもともとソースおよびドレイン領域に生じる空乏層の
拡大によるパンチスルー現象は生じにくく、しきい値電
圧の増大は回路動作上極めて不利益を呈するのである。

第５図はソースフォロワとして働く負荷トランジスタを
含んだ回路である。

図において、電源電圧ＶＣＣと出力信号ｖ０２に接続す
るノードＮ２との間にＮ形ＭＯ８）ランジスタＱ４が接
続され、ノードＮ２と接地電源との間にＮ形ＭＯＳ）ラ
ンジスタＱｓが接続される。

トランジスタＱ＊、Ｑｓのゲートにはそれぞれハイレベ
ルの制御信号ｖＨとローレベルの制御信号ｖＬとが接続
する。この場合、ハイレベル制御信号ｖＨが印加される
とトランジスタＱ、がオンとなり、電源電圧ＶＣＣはト
ランジスタＱ４を介して出力信号ｖ０２となって出力さ
れるが、トランジスタＱ４がオンし続けるにはノードＮ
２の電位に対してハイレベル制御信号ｖＨがトランジス
タＱ４のしきい値電圧ｖＴＭ分だけ高くなければならな
い。すなわち、ハイレベル制御信号ｖＨが一定であると
すれば、出力信号ｖ０２の“Ｈ”レベルがしきい値電圧
分だけ低くなるのである。したかって本図における破線
で囲まれたトランジスタＱ４のしきい値電圧は、出力信
号ｖｏ２の“Ｈ”レベルを低下させないためにより小さ
い値が望まれるのである。さらに、本図においてはトラ
ンジスタＱ、がオンのとき、ソース電位すなわちノード
Ｎ２の電位Ｖ、が上昇するので、接地電源すなわち基板
に対するバイアス電圧がトランジスタＱ４にとって上昇
することになる。したがって（１）式における基板バイ
アス電圧ＩＶａａｌは実効的にはＩＶａａｌ＋Ｖｓが相
当することになり、しきい値電圧ＶＴＩＩはますます増
大することになるのである。

第６図は昇圧された信号の制御回路である。

図において、電源電圧以上に昇圧された昇圧信号ｖＨ９
を制御昇圧信号ｖＨ２に制御するため、Ｎ形Ｍ’ＯＳ）
ランクスタＱ７が昇圧信号Ｖ。、と制御昇圧信号Ｖｌｌ
　２との間に接続される。また制御信号ｖｃはＮ形ＭＯ
ＳトランジスタＱ６を介してトランジスタＱ７のゲート
に接続する。トランジスタＱ６のゲートには電源電圧Ｖ
ＣＣが接続すこの場合、電源電圧ＶＣＣがトランジスタ
Ｑ６のゲートに印加されてトランジスタＱ６がオンされ
、トランジスタＱフのゲートに制御信号ＶＣが印加され
ることによってトランジスタＱ７がオンする。しかしこ
のトランジスタＱ７のしきい値電圧が高いとトランジス
タＱ、のソース電位の上昇が抑えられることになって、
制御昇圧信号Ｖｊｌ　２の昇圧信号ＶＨ＋に対するコン
ダクタンスが低下してしまうのである。したがって、本
図における破線で囲まれたトランジスタＱ７のしきい値
電圧は低い値が望ましいのである。

第７図はデコーダ出力部の回路である。

図において、電源電圧Ｖｃｃと接地電源との間にＰ形Ｍ
ＯＳトランジスタＱ８およびＮ形ＭＯＳトランジスタＱ
ｓ、Ｑ＋。、Ｑｌｌが直列に接続される。トランジスタ
Ｑ８のゲートにはプリチャージ信号ＶＰが接続され、ト
ランジスタＱ９．Ｑ＋ｏ、Ｑ＋＋のゲートにはそれぞれ
アドレス１信号ＶＡ＋＋　アドレス２信号ＶＡ２および
アドレス３信号ＶＡ３が接続される。トランジスタＱ８
とトランジスタＱ９との間のノードＮ、はデコード出力
Ｖｐに接続する。

この場合、アドレス信号ＶＡ、〜ｖＡ、が入力される前
のノードＮ、の電位は電源電圧ＶＣＣとなっているため
、トランジスタＱ９１ＱＩＯのしきい値電圧が高いとこ
れらをオンさせるためのゲート電圧、すなわちアドレス
信号ＶＡ　Ｉ　＋　　ｖＡ　２として必要とされる電圧
はさらに高くなる。トランジスタＱ９．Ｑ、。、Ｑ、１
がすべてオンされた後はソース電位、すなわちノードＮ
、の電位は接地電位となるため上記の問題は解消する。

したがって作動開始時において、破線で囲まれたトラン
ジスタのしきい値電圧が高いと動作上不利となるのであ
る。

第８図はダイナミックＲＡＭのメモリセル部の回路図で
ある。

図においてビット線ＢＬとセルプレート電源Ｖ、との間
にＮ形ＭＯ３）ランジスタＱ１□とキャパシタＣが直列
に接続され、トランジスタＱ１□のゲートはワード線Ｗ
Ｌに接続される。書込時にはワード線ＷＬに所定電圧が
印加されることよってトランジスタＱ１２がオンされ、
ビット線ＢＬの電位がトランジスタＱ＋２を介してキャ
パシタＣに蓄積される。読比時には、キャパシタＣに蓄
積された電荷をトランジスタＱＩ２のオンによってビッ
ト線ＢＬに取出されることから、蓄積される電荷量は大
きいほどメモリとしての信新性が高い。ところがトラン
ジスタＱ＋２のしきい値電圧が高ければその分だけキャ
パシタＣに付加される電位レベルがビット線ＢＬの電位
レベルに比して低下する。この電位レベルの低下はキャ
パシタＣの蓄積電荷量の低下となるので、破線で囲われ
たトランジスタＱＩ２のしきい値電圧は低い値が望まし
いのである。

以上のような回路の例において明白なように、半導体集
積回路において種々の機能や役割を受持つトランジスタ
があり、その中にはしきいｍ電圧の上昇を避けねばなら
ないトランジスタも多く存在するのである。

この発明はかかる問題点を解決するためになされたもの
で、トランジスタの機能に応じてトランジスタのしきい
値電圧を異ならせる半導体集積回路装置を提供すること
を目的とする。

［問題点を解決するための手段］ この発明に係る半導体集積回路装置は、第１の基板効果
係数を有し、かつ第１の主面を有する第１の半導体基板
と、第１の半導体基板の第１の主面に形成されたＬＤＤ
構造よりなる第１のトランジスタと、第１の基板効果係
数と異なる第２の基板効果係数を有し、かつ第２の主面
を有する第２の半導体基板と、第２の半導体基板の第２
の主面に形成されたＬＤＤ構造よりなる第２のトランジ
スタとを備えたものである。

［作用］ この発明においては、異なった基板効果係数が異なった
しきい値電圧を各々のトランジスタに与える。

［実施例］ 第１図はこの発明の一実施例を示す概略断面図である。

図において、シリコン基板よりなるｐ形の半導体基板１
の主面にフィールド酸化膜２が形成されて２つの活性領
域が確保され、各々の活性領域にトランジスタＴｒ、Ａ
およびトランジスタＴｒ。

Ｂが形成される。トランジスタＴｒ、Ａはソースまたは
ドレイン領域となるｎ＋形不純物領域６ａ。

６ｂと、ｎ＋形不純物領域６ａ、６ｂに接続するｎ−形
不純物領域７ａ、７ｂと、ｎ−形不純物領域７ａ、７ｂ
に挾まれた半導体基板１の主面上のゲート酸化膜５ａと
、ゲート酸化膜５ａ上のゲート電極４ａとからなる。ゲ
ート電極４ａおよびゲート酸化膜５ａの両側面に形成さ
れたサイドウオール８ａ、８ｂは、ｎ＋形不純物領域６
ａ、　６ｂを形成するための不純物注入時にマスクとし
て働いたものである。一方、トランジスタＴｒ、Ｂはト
ランジスタＴｒ、Ａと同様の構成よりなるが、そのゲー
ト長はより短くさらにｐ形の半導体基板１の主面に形成
されたｐ＋形ウェル３内に形成されている。すなわち、
トランジスタＴｒ、Ａのチャンネル部の濃度は半導体基
板１の濃度ｐであるが、トランジスタＴｒ、Ｂのチャン
ネル部の濃度はｐ＋となる。したがってトランジスタＴ
ｒ、Ｂはゲート長を短くすることから問題となるバンチ
スルー現象を基板の濃度を上げることによって空乏層の
拡がりを抑えて防止し、トランジスタＴｒ。

Ａは基板の濃度を上げないことによってしきい値電圧の
上昇を防止しているのである。よってこのような構成の
トランジスタＴｒ、Ａを第４図〜第８図における破線で
囲われたトランジスタに適用すれば無用なしきい値電圧
の増加による種々の問題を解決し得るのである。

第２図はこの発明の他の実施例を示す概略断面図である
。

図において、トランジスタＴｒ、Ａおよびトランジスタ
Ｔｒ、Ｂの構成については、第１図と同様であるが本図
においてはトランジスタＴｒ、Ａ。

Ｔｒ、Ｂともｐ形の半導体基板１の主面に形成されたｐ
＋十形ウェルに設けられ、さらにトランジスタＴｒ、Ａ
はｐ＋十形ウェル９内形成されたｐ形つェル１０に設け
られている。したがってトランジスタＴｒ、Ａの基板濃
度はｐであり、トランジスタＴｒ、Ｂの基板濃度はｐ＋
となって第１図でのトランジスタＴｒ、Ａ、Ｔｒ、Ｂと
同様の効果を奏する。

なお、上記両実施例では、ウェルの組合わせを特定して
いるがこれらに特定するものではなく、たとえばトラン
ジスタＴｒ、　Ａ、　Ｔｒ、　　Ｂとも半導体基板１内
に形成された別々のウェル内に設けても同様の効果を奏
することは言うまでもない。

また、上記両実施例では、Ｎ形のＭＯＳ）ランジスタを
用いた場合について説明しているが、Ｐ形のＭＯＳトラ
ンジスタにも適用でき半導体基板の導電形式や印加電位
を適宜選択することによって同様の効果を奏する。

［発明の効果］ この発明は以上説明したとおり、異なるしきい値電圧で
の動作が要求されるＬＤＤ構造よりなるトランジスタの
各々の基板に異なった基板効果係数を与えたので、各ト
ランジスタを適切なしきい値電圧で動作させることがで
き、動作の高速性や動作マージンの向上に寄与できる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略断面図、第２図
はこの発明の他の実施例を示す概略断面図、第３図はＬ
ＤＤ構造よりなるＭＯ５型トランジスタの概略構成図、
第４図はゲートに人力信号が印加されるインバータ回路
を示す図、第５図はソースフォロワとして働く負荷トラ
ンジスタを含んだ回路を示す図、第６図は昇圧された信
号の制御回路を示す図、第７図はデコーダ出力部の回路
を示す図、第８図はダイナミックＲＡＭのメモリセル部
の回路を示した図である。 図において、１は半導体基板、３はｐ十形ウェル、４ａ
、４ｂはゲート電極、５ａ、５ｂはゲート酸化膜、６ａ
〜６ｄはｎ＋形不純物領域、７ａ〜７ｄはｎ−形不純物
領域、９はｐ十形ウェル、１０はｐ形つェルである。 なお、各図中、同一符号は同一または相当部分を示す。 晃　１０ ＩＱ　　９升うウシバー 第３の め４圀 Ｌ 昭和　　年　　月　　日 特許庁長官殿　　　　　　　　　　　　　　　　゛弼］
′１、事件の表示　　　特願昭　６２−２５８６１７　
号２、発明の名称 半導体集積回路装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）　明細書の特許請求の範囲を別紙のとおり。 （２）　明細書第１４頁第６行ないし第１４頁第１４行
を下記の文章に訂正する。 記 この発明に係る半導体集積回路装置は、主面を有し、か
つ第１の基板効果係数を有する第１の半導体領域と、前
記第１の半導体領域の主面に形成されたＬＤＤ構造より
なる第１のトランジスタと、主面を有し、かつ第１の基
板効果係数と異なる第２の基板効果係数を有する第２の
半導体領域と、第２の半導体領域の主面に形成されたＬ
ＤＤ構造よりなる第２のトランジスタとを備え、第１お
よび第２の半導体領域は同一半導体基板上に形成される
ものである。 （３）　明細書の第１７頁第１９行の「各々の基板」を
「各々の半導体領域」に訂正する。 以上 ２、特許請求の範囲 （１）　主面を有し、かつ第１の基板効果係数を有する
第１の半導体１１　Ｍと、 前記第１の半導体領域の主面に形成されたＬＤＤ（軽度
ドープのドレイン／ソース）構造よりなる第１のトラン
ジスタと、 域と、 前記第２の半導体領域の主面に形成されたＬＤＤ構造よ
りなる第２のトランジスタとを備え。 前記第１および第２の半導体領域は同一半導体基板上に
形成される、半導体集積回路装置。 （２）　前記第１の半導体領域は第１の基板濃度を有し
、前記第２の半導体色棹は第２の基板濃度を有し、前記
第１の基板濃度と前記第２の基板濃度とが異なることに
よって前記第１および第２の基板効果係数の値が異なる
、特許請求の範囲第１項記載の半導体集積回路装置。 （３）　前記第１の半導体領域は、前記第２の半導体領
域に形成される第１のウェルである、特許請求の範囲第
２項記載の半導体集積回路装置。 （４）　前記第１の半導体領域は、第３の半導体領域に
形成された第２のウェルであり、前記第２の半導体領域
は、前記第２のウェルに形成された第３のウェルである
、特許請求の範囲第２項記載の半導体集積回路装置。 （５）　前記第１の半導体領域は、第４の半導体領域に
形成された第４のウェルであり、前記第２の半導体領域
は、前記第４の半導体領域に形成された第５のウェルで
ある、特許請求の範囲第２項記載の半導体集積回路装置
。

Claims (5)

【特許請求の範囲】
1. （１）第１の基板効果係数を有し、かつ第１の主面を有
   する第１の半導体基板と、前記第１の半導体基板の前記
   第１の主面に形成されたＬＤＤ（軽度ドープのドレイン
   ／ソース）構造よりなる第１のトランジスタと、前記第
   １の基板効果係数と異なる第２の基板効果係数を有し、
   かつ第２の主面を有する第２の半導体基板と、前記第２
   の半導体基板の前記第２の主面に形成されたＬＤＤ構造
   よりなる第２のトランジスタとを備えた、半導体集積回
   路装置。
2. （２）前記第１の半導体基板は第１の基板濃度を有し、
   前記第２の半導体基板は第２の基板濃度を有し、前記第
   １の基板濃度と前記第２の基板濃度とが異なることによ
   って前記第１および第２の基板効果係数の値が異なる、
   特許請求の範囲第１項記載の半導体集積回路装置。
3. （３）前記第１の半導体基板は、前記第２の半導体基板
   に形成される第１のウェルである、特許請求の範囲第２
   項記載の半導体集積回路装置。
4. （４）前記第１の半導体基板は、第３の半導体基板に形
   成された第２のウェルであり、前記第２の半導体基板は
   、前記第２のウェルに形成された第３のウェルである、
   特許請求の範囲第２項記載の半導体集積回路装置。
5. （５）前記第１の半導体基板は、第４の半導体基板に形
   成された第４のウェルであり、前記第２の半導体基板は
   、前記第４の半導体基板に形成された第５のウェルであ
   る、特許請求の範囲第２項記載の半導体集積回路装置。