JPH0199254A - 溝掘型分離層を有する半導体装置およびその製造方法 - Google Patents
溝掘型分離層を有する半導体装置およびその製造方法Info
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- JPH0199254A JPH0199254A JP25862187A JP25862187A JPH0199254A JP H0199254 A JPH0199254 A JP H0199254A JP 25862187 A JP25862187 A JP 25862187A JP 25862187 A JP25862187 A JP 25862187A JP H0199254 A JPH0199254 A JP H0199254A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、溝掘型分離層を有する半導体装置、および
その製造方法に関し、特に素子間分離に溝充填法を用い
た半導体集積回路装置の基板電極の形成に関するもので
ある。
その製造方法に関し、特に素子間分離に溝充填法を用い
た半導体集積回路装置の基板電極の形成に関するもので
ある。
［従来の技術］
第２図は、従来の溝掘型分離層を有する半導体装置の一
例を示す部分断面図である。
例を示す部分断面図である。
図において、ｐ型シリコン基板１上にはｎ型不純物理め
込み層２およびｎ型エピタキシャル成長層３が形成され
ている。このｎ型不純物理め込み層２およびｎ型エピタ
キシャル成長層３内には素子間分離用の溝がｐ型シリコ
ン基板１に達するように形成されている。この溝には絶
縁体からなる膜としての酸化膜７が埋め込まれることに
よって溝掘型分離層が形成され、素子間の分離が図られ
ている。
込み層２およびｎ型エピタキシャル成長層３が形成され
ている。このｎ型不純物理め込み層２およびｎ型エピタ
キシャル成長層３内には素子間分離用の溝がｐ型シリコ
ン基板１に達するように形成されている。この溝には絶
縁体からなる膜としての酸化膜７が埋め込まれることに
よって溝掘型分離層が形成され、素子間の分離が図られ
ている。
このような溝掘型分離層を有する半導体装置においては
、基板電位をとるために一般的には次のような処理が施
される。まず、ｐ型シリコン基数１の裏面に、たとえば
、Ｔｉ−Ｎｉ−Ａｕ膜８を形成するために裏面メタライ
ジング処理が施される。裏面にＴｉ−Ｎｉ−Ａｕ膜８が
形成されたｐ型シリコン基板１は半田９でもってアセン
ブリパッケージ１０の表面に接着される。このアセンブ
リパッケージ１０の上表面は通常、ダイパッド領域と呼
ばれる金属面である。そのため、このように構成された
半導体装置において、その基板電位はｐ型シリコン基板
１からＴｉ−Ｎｉ−Ａｕ膜８を経てアセンブリパッケー
ジ１０のダイパッド領域より採取される。
、基板電位をとるために一般的には次のような処理が施
される。まず、ｐ型シリコン基数１の裏面に、たとえば
、Ｔｉ−Ｎｉ−Ａｕ膜８を形成するために裏面メタライ
ジング処理が施される。裏面にＴｉ−Ｎｉ−Ａｕ膜８が
形成されたｐ型シリコン基板１は半田９でもってアセン
ブリパッケージ１０の表面に接着される。このアセンブ
リパッケージ１０の上表面は通常、ダイパッド領域と呼
ばれる金属面である。そのため、このように構成された
半導体装置において、その基板電位はｐ型シリコン基板
１からＴｉ−Ｎｉ−Ａｕ膜８を経てアセンブリパッケー
ジ１０のダイパッド領域より採取される。
［発明か解決しようとする問題点］
しかしながら、上述のような従来の溝掘型分離層を有す
る半導体装置においては基板電位をアセンブリパッケー
ジのダイパッド領域からとるために基板にダイボンディ
ングを施す必要があった。
る半導体装置においては基板電位をアセンブリパッケー
ジのダイパッド領域からとるために基板にダイボンディ
ングを施す必要があった。
そのため、高密度のチップ実装を行なう上で支障をきた
し、半導体装置の高速化、高集積化を妨げるなどの問題
点があった。
し、半導体装置の高速化、高集積化を妨げるなどの問題
点があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、基板電位を半導体装置の表面からと
ることを可能にするとともに、小容積で高密度なチップ
実装が実現可能である半導体装置、およびその製造方法
を得ることを目的とする。
になされたもので、基板電位を半導体装置の表面からと
ることを可能にするとともに、小容積で高密度なチップ
実装が実現可能である半導体装置、およびその製造方法
を得ることを目的とする。
［問題点を解決するための手段］
この発明に従った素子間分離のための溝掘型分離層を有
する半導体装置は、素子間分離領域に第１の溝と、前記
素子間分離領域以外の所定の領域に第２の溝とが半導体
基板に達するように形成されている。第１の溝は絶縁膜
で埋め込まれ、それによってＦｊ掘型分離層が形成され
ている。また、第２の溝は少なくとも底部において上記
半導体基板表面を露出しており、その表面上には基板電
極が形成されている。
する半導体装置は、素子間分離領域に第１の溝と、前記
素子間分離領域以外の所定の領域に第２の溝とが半導体
基板に達するように形成されている。第１の溝は絶縁膜
で埋め込まれ、それによってＦｊ掘型分離層が形成され
ている。また、第２の溝は少なくとも底部において上記
半導体基板表面を露出しており、その表面上には基板電
極が形成されている。
また、この発明に従った素子間分離のための溝掘型分離
層をＨする半導体装置を製造する方法は、以下の工程を
備えていることを特徴とするものである。
層をＨする半導体装置を製造する方法は、以下の工程を
備えていることを特徴とするものである。
（ａ） 素子間分離領域に第１の溝と、素子間分離領
域以外の所定の領域に第２の満とを半導体基板に達する
ように形成する工程。
域以外の所定の領域に第２の満とを半導体基板に達する
ように形成する工程。
（ｂ） 第１の溝と第２の溝に絶縁膜を堆積させる工
程。
程。
（ｃ） 上記絶縁膜を選択的にエツチングすることに
より、上記第２の溝の底部において上記半導体基板表面
を露出させる工程。
より、上記第２の溝の底部において上記半導体基板表面
を露出させる工程。
（ｄ） 上記第２の溝の底部表面上に基板電極を形成
する工程。
する工程。
［作用コ
この発明における半導体装置は半導体基板表面を露出し
ている溝の底部に基板電極が形成されている。そのため
、基板電位を半導体装置の表面からとることができる。
ている溝の底部に基板電極が形成されている。そのため
、基板電位を半導体装置の表面からとることができる。
また、この発明における半導体装置の製造方法によれば
、基板電極を形成するために半導体基板に達する溝を形
成している。この溝は素子間分離用の溝を形成する工程
と同一工程で形成され得る。
、基板電極を形成するために半導体基板に達する溝を形
成している。この溝は素子間分離用の溝を形成する工程
と同一工程で形成され得る。
［実施例］
以下、この発明の一実施例を図について説明する。
第１Ａ図〜第１Ｄ図はこの発明に従った半導体装置の製
造方法を主な工程順に示した部分断面図である。
造方法を主な工程順に示した部分断面図である。
まず、第１Ａ図を参照して、ｐ型シリコン基板１上に高
濃度のｎ型不純物理め込み層２、低不純物濃度のｎ型エ
ピタキシャル成長層３およびシリコン酸化膜４を順に積
み重ねて形成する。その後、素子間分離領域に幅の狭い
溝６１と、それ以外の領域に幅の広い溝６２とをシリコ
ン酸化膜４をマスクとして、ｐ型シリコン基板１に達す
るまで異方性エツチングを行なうことによって形成する
。
濃度のｎ型不純物理め込み層２、低不純物濃度のｎ型エ
ピタキシャル成長層３およびシリコン酸化膜４を順に積
み重ねて形成する。その後、素子間分離領域に幅の狭い
溝６１と、それ以外の領域に幅の広い溝６２とをシリコ
ン酸化膜４をマスクとして、ｐ型シリコン基板１に達す
るまで異方性エツチングを行なうことによって形成する
。
次に第１Ｂ図に示すように、素子間分離用の溝６１を絶
縁物で埋め込むために、シリコン酸化膜４、溝Ｇｌ、Ｇ
２の上に厚い酸化膜５をＣＶＤ法等によって堆積させる
。このとき、素子間分離用の溝Ｇ１は酸化膜５によって
充填され、埋め込まれて溝掘型分離層を形成する。とこ
ろが、幅の広い溝６２は酸化膜５によって均一に充填さ
れない。
縁物で埋め込むために、シリコン酸化膜４、溝Ｇｌ、Ｇ
２の上に厚い酸化膜５をＣＶＤ法等によって堆積させる
。このとき、素子間分離用の溝Ｇ１は酸化膜５によって
充填され、埋め込まれて溝掘型分離層を形成する。とこ
ろが、幅の広い溝６２は酸化膜５によって均一に充填さ
れない。
図に示すように、酸化膜５は溝６２に沿って堆積し、側
壁部を厚く覆うような形状になり、溝０２を完全には埋
め込まない。
壁部を厚く覆うような形状になり、溝０２を完全には埋
め込まない。
第１Ｃ図を参照して、酸化膜５をドライエツチングのエ
ッチバック法を用いて選択的に除去する。
ッチバック法を用いて選択的に除去する。
この場合、酸化膜は、溝６１の部分、ｎ型エピタキシャ
ル成長層３の表面、および幅の広い溝６２の側壁部のみ
に残し、幅の広い溝６２の底部においてはｐ型シリコン
基板１の表面か現われるまで平坦に除去する。
ル成長層３の表面、および幅の広い溝６２の側壁部のみ
に残し、幅の広い溝６２の底部においてはｐ型シリコン
基板１の表面か現われるまで平坦に除去する。
その後、第１Ｄ図に示すように、溝０２の底部で露出し
たｐ型シリコン基板１の表面上にアルミニウム電極６を
形成する。
たｐ型シリコン基板１の表面上にアルミニウム電極６を
形成する。
このように形成された基板電極としてのアルミニウム電
極６は、基板電位を半導体装置の表面からとることを可
能にする。そのため、゛基板電位をとるためにダイボン
ディングを行なう必要がなく、フリップチップ方式、Ｔ
ＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）方式を採用することにより高密度なチップ実装
が実現可能となる。
極６は、基板電位を半導体装置の表面からとることを可
能にする。そのため、゛基板電位をとるためにダイボン
ディングを行なう必要がなく、フリップチップ方式、Ｔ
ＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）方式を採用することにより高密度なチップ実装
が実現可能となる。
また、この基板電極を形成するための溝６２は素子間分
離用の溝０１を形成する工程と同一の工程において形成
することができる。そのため、半導体装置の表面に基板
電極を形成させるために工程数を増加させることがない
。
離用の溝０１を形成する工程と同一の工程において形成
することができる。そのため、半導体装置の表面に基板
電極を形成させるために工程数を増加させることがない
。
なお、この実施例では基板電極が形成される溝は素子間
分離用の溝に比べて幅の広いものを形成しているが、少
なくとも上記エツチング方法によって溝の底部のみを露
出させることができるだけの幅を有するものであればよ
い。また、この発明が適用される半導体装置は上記実施
例の構造を有するものに限定されることはなく、少なく
とも溝掘型分離層を有す゛るものであればよい。
分離用の溝に比べて幅の広いものを形成しているが、少
なくとも上記エツチング方法によって溝の底部のみを露
出させることができるだけの幅を有するものであればよ
い。また、この発明が適用される半導体装置は上記実施
例の構造を有するものに限定されることはなく、少なく
とも溝掘型分離層を有す゛るものであればよい。
［発明の効果］
以上のように、この発明の半導体装置によれば半導体装
置の基板電位を半導体装置の表面からとるような構造に
したので、ダイボンディングを施す必要がなくなり、小
容積で高密度なチップ実装が可能となる。
置の基板電位を半導体装置の表面からとるような構造に
したので、ダイボンディングを施す必要がなくなり、小
容積で高密度なチップ実装が可能となる。
また、この発明の製造方法では基板電位をとるための溝
を素子間分離用の溝の形成工程と同じ工程で形成するこ
とかできるため、工程数が増えずに済み、容易に本発明
に従った構造を得ることができる。
を素子間分離用の溝の形成工程と同じ工程で形成するこ
とかできるため、工程数が増えずに済み、容易に本発明
に従った構造を得ることができる。
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図はこの発明の
一実施例である半導体装置の製造方法を工程順に示す部
分断面図、第２図は従来の半導体装置を示す部分断面図
である。 図において、１はｐ型シリコンＭ［２，２はｎ型不純物
理め込み層、３はｎ型エピタキシャル成長層、４はシリ
コン酸化膜、５は酸化膜、６はアルミニウム１１ｙｗ、
Ｇｌ、Ｇ２は溝である。 なお、各図中、同一符号は同一または相当部分をボす。
一実施例である半導体装置の製造方法を工程順に示す部
分断面図、第２図は従来の半導体装置を示す部分断面図
である。 図において、１はｐ型シリコンＭ［２，２はｎ型不純物
理め込み層、３はｎ型エピタキシャル成長層、４はシリ
コン酸化膜、５は酸化膜、６はアルミニウム１１ｙｗ、
Ｇｌ、Ｇ２は溝である。 なお、各図中、同一符号は同一または相当部分をボす。
Claims (4)
- （１）素子間分離のための溝掘型分離層を有する半導体
装置において、 素子間分離領域に第１の溝と、前記素子間分離領域以外
の所定の領域に第２の溝とが、半導体基板に達するよう
に形成され、 前記第１の溝は、絶縁膜で埋め込まれ、それによって溝
掘型分離層が形成されており、 前記第２の溝は、少なくとも底部において前記半導体基
板表面を露出しており、その表面上には基板電極が形成
されていることを特徴とする溝掘型分離層を有する半導
体装置。 - （２）前記半導体装置は、第１導電型のシリコン基板表
面上に第２導電型の不純物理め込み層、エピタキシャル
成長層および第１の酸化膜が順に積み重ねられて形成さ
れており、 前記第１の溝および前記第２の溝が、前記第１の酸化膜
から前記第１導電型のシリコン基板に達するように形成
され、 前記第１の溝は第２の酸化膜で埋め込まれており、 前記第２の溝は側壁部が第２の酸化膜で覆われ、底部に
は前記シリコン基板用の電極が形成されている、特許請
求の範囲第１項に記載の半導体装置。 - （３）素子間分離のための溝掘型分離層を有する半導体
装置を製造する方法において、 素子間分離領域に第１の溝と、前記素子間分離領域以外
の所定の領域に第２の溝とを半導体基板に達するように
形成する工程と、 前記第１の溝と前記第２の溝に絶縁膜を堆積させる工程
と、 前記絶縁膜を選択的にエッチングすることにより、前記
第２の溝の底部において前記半導体基板表面を露出させ
る工程と、 前記第２の溝の底部表面上に基板電極を形成する工程と
を備えたことを特徴とする、溝掘型分離層を有する半導
体装置の製造方法。 - （４）前記半導体装置を製造する方法は、 第１導電型のシリコン基板の表面上に第２導電型の不純
物理め込み層、エピタキシャル成長層および第１の酸化
膜を順に積み重ねて形成する工程と、 前記素子間分離領域に前記第１の溝と、前記素子間分離
領域以外の所定の領域に前記第２の溝とを、前記第１の
酸化膜をマスクとして、エッチングすることにより、前
記第１導電型のシリコン基板に達するように形成する工
程と、 前記第１の溝、前記第２の溝および前記第１の酸化膜の
上に第２の酸化膜を堆積させる工程と、前記第２の酸化
膜を選択的にエッチングすることにより、前記第２の溝
の底部において前記シリコン基板の表面を露出させる工
程と、 前記第２の溝の底部表面上に前記シリコン基板用の電極
を形成する工程とを備えている、特許請求の範囲第３項
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25862187A JPH0199254A (ja) | 1987-10-13 | 1987-10-13 | 溝掘型分離層を有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25862187A JPH0199254A (ja) | 1987-10-13 | 1987-10-13 | 溝掘型分離層を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199254A true JPH0199254A (ja) | 1989-04-18 |
Family
ID=17322822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25862187A Pending JPH0199254A (ja) | 1987-10-13 | 1987-10-13 | 溝掘型分離層を有する半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061652A (en) * | 1990-01-23 | 1991-10-29 | International Business Machines Corporation | Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure |
| US5105253A (en) * | 1988-12-28 | 1992-04-14 | Synergy Semiconductor Corporation | Structure for a substrate tap in a bipolar structure |
| US5159429A (en) * | 1990-01-23 | 1992-10-27 | International Business Machines Corporation | Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same |
-
1987
- 1987-10-13 JP JP25862187A patent/JPH0199254A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105253A (en) * | 1988-12-28 | 1992-04-14 | Synergy Semiconductor Corporation | Structure for a substrate tap in a bipolar structure |
| US5061652A (en) * | 1990-01-23 | 1991-10-29 | International Business Machines Corporation | Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure |
| US5159429A (en) * | 1990-01-23 | 1992-10-27 | International Business Machines Corporation | Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same |
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