JPH05190663A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH05190663A JPH05190663A JP1849692A JP1849692A JPH05190663A JP H05190663 A JPH05190663 A JP H05190663A JP 1849692 A JP1849692 A JP 1849692A JP 1849692 A JP1849692 A JP 1849692A JP H05190663 A JPH05190663 A JP H05190663A
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Abstract
(57)【要約】
【目的】 配線導体に寄生する容量を低減させることが
できるフィールド絶縁層の形成方法を提供する。 【構成】 半導体基板２１に複数のトレンチ２２を形成
する。次に、熱酸化法によりトレンチ２２の内壁に酸化
膜２５を形成し、隣り合うトレンチ２２の間のシリコン
をシリコン酸化膜２５に変換する。次に、トレンチ２２
の中に絶縁物２６を充填し、表面２７を平坦化する。そ
の後、配線導体２８をその表面２７上に形成する。
できるフィールド絶縁層の形成方法を提供する。 【構成】 半導体基板２１に複数のトレンチ２２を形成
する。次に、熱酸化法によりトレンチ２２の内壁に酸化
膜２５を形成し、隣り合うトレンチ２２の間のシリコン
をシリコン酸化膜２５に変換する。次に、トレンチ２２
の中に絶縁物２６を充填し、表面２７を平坦化する。そ
の後、配線導体２８をその表面２７上に形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の製
造方法に係わり、特に配線導体下の絶縁層（フィールド
絶縁層）の形成方法に関する。
造方法に係わり、特に配線導体下の絶縁層（フィールド
絶縁層）の形成方法に関する。
【０００２】
【従来の技術】図２は、従来の半導体集積回路の配線領
域の構造例である。すなわち、半導体基板１１上に絶縁
層（フィールド絶縁層）１２が形成され、その絶縁層１
２の上に配線導体１３が形成されている。半導体基板１
１は、通常、シリコン半導体基板であり、絶縁層１２
は、通常、シリコン酸化膜である。
域の構造例である。すなわち、半導体基板１１上に絶縁
層（フィールド絶縁層）１２が形成され、その絶縁層１
２の上に配線導体１３が形成されている。半導体基板１
１は、通常、シリコン半導体基板であり、絶縁層１２
は、通常、シリコン酸化膜である。
【０００３】このシリコン酸化膜１２の形成法として
は、従来、熱酸化法、ＣＶＤ法が用いられているが、ど
ちらの形成法を用いても、絶縁膜１２としての成長膜厚
の上限は２μｍ程度であり、これより厚い絶縁膜は形成
することができない。
は、従来、熱酸化法、ＣＶＤ法が用いられているが、ど
ちらの形成法を用いても、絶縁膜１２としての成長膜厚
の上限は２μｍ程度であり、これより厚い絶縁膜は形成
することができない。
【０００４】
【発明が解決しようとする課題】ところで、半導体集積
回路においては、図２の構成のために、配線導体１３の
下のフィールド絶縁層１２による容量が配線導体１３に
寄生容量として付加され、半導体集積回路の高周波特性
に悪影響を及ぼす。そこで、寄生容量を十分に小さくし
て、影響をできるだけ少なくすることが望まれ、そのた
めには、絶縁層１２は、できるだけ厚い方が良い。
回路においては、図２の構成のために、配線導体１３の
下のフィールド絶縁層１２による容量が配線導体１３に
寄生容量として付加され、半導体集積回路の高周波特性
に悪影響を及ぼす。そこで、寄生容量を十分に小さくし
て、影響をできるだけ少なくすることが望まれ、そのた
めには、絶縁層１２は、できるだけ厚い方が良い。
【０００５】しかしながら、従来の絶縁層の形成方法で
は、上述したように、フィールド絶縁層の膜厚を厚くす
るのに限界があり、寄生容量を十分に小さくすることが
できなかった。
は、上述したように、フィールド絶縁層の膜厚を厚くす
るのに限界があり、寄生容量を十分に小さくすることが
できなかった。
【０００６】この発明は、以上の点に鑑み、配線導体に
寄生する容量を低減させることができるフィールド絶縁
層の形成方法を提供することを目的とする。
寄生する容量を低減させることができるフィールド絶縁
層の形成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体集積回路の製造方法は、後述
の実施例の参照符号を対応させて説明すると、半導体基
板２１に複数のトレンチ２２を形成する工程と、熱酸化
法により前記トレンチ２２の内壁に酸化膜を形成し、隣
り合うトレンチ２２の間のシリコンをシリコン酸化膜２
５に変換する工程と、前記トレンチの中に絶縁物２６を
充填し、表面２７を平坦化する工程とを含むことを特徴
とする。
め、この発明による半導体集積回路の製造方法は、後述
の実施例の参照符号を対応させて説明すると、半導体基
板２１に複数のトレンチ２２を形成する工程と、熱酸化
法により前記トレンチ２２の内壁に酸化膜を形成し、隣
り合うトレンチ２２の間のシリコンをシリコン酸化膜２
５に変換する工程と、前記トレンチの中に絶縁物２６を
充填し、表面２７を平坦化する工程とを含むことを特徴
とする。
【０００８】
【作用】上記の構成のこの発明によれば、トレンチ分離
法が利用されて、配線領域に厚い絶縁層が形成される。
法が利用されて、配線領域に厚い絶縁層が形成される。
【０００９】
【実施例】以下、この発明による半導体集積回路の製造
方法の一実施例を、図１Ａ〜図１Ｄを参照しながら説明
する。
方法の一実施例を、図１Ａ〜図１Ｄを参照しながら説明
する。
【００１０】［工程１−図１Ａ］先ず、図１Ａに示すよ
うに、シリコン半導体基板２１に、幅がＳのトレンチ２
２を、距離Ｌの間隔をおいて、複数個形成する。このト
レンチ群は、例えば半導体基板２１の表面に形成された
シリコン酸化膜２３をマスクとして、ドライエッチング
法により形成される。
うに、シリコン半導体基板２１に、幅がＳのトレンチ２
２を、距離Ｌの間隔をおいて、複数個形成する。このト
レンチ群は、例えば半導体基板２１の表面に形成された
シリコン酸化膜２３をマスクとして、ドライエッチング
法により形成される。
【００１１】［工程２−図１Ｂ］次に、各トレンチ２２
の底面に、イオン注入により、半導体基板２１と同型の
不純物原子を注入し、図１Ｂに示すように、チャンネル
ストッパ２４を形成する。その後、熱酸化法により、各
トレンチ２２の内壁２２ａを酸化し、図１Ｂにおいて、
斜線を付して示すように、トレンチ２２とトレンチ２２
との間のシリコンを、全てシリコン酸化膜２５に変換す
る。この際に、以下の関係が成り立つようにしておく。
の底面に、イオン注入により、半導体基板２１と同型の
不純物原子を注入し、図１Ｂに示すように、チャンネル
ストッパ２４を形成する。その後、熱酸化法により、各
トレンチ２２の内壁２２ａを酸化し、図１Ｂにおいて、
斜線を付して示すように、トレンチ２２とトレンチ２２
との間のシリコンを、全てシリコン酸化膜２５に変換す
る。この際に、以下の関係が成り立つようにしておく。
【００１２】 Ｌ＜２・ｍ・ｔox ｔox：酸化膜２５の膜厚 ｍ：酸化膜２５の膜厚ｔoxに対する、元のシリコン表面
から熱酸化後のシリコン表面の距離の割合 例えば、ｍ＝０．４５（μｍ）、ｔox＝１（μｍ）のと
き、Ｌ＜０．９μｍとなる。
から熱酸化後のシリコン表面の距離の割合 例えば、ｍ＝０．４５（μｍ）、ｔox＝１（μｍ）のと
き、Ｌ＜０．９μｍとなる。
【００１３】［工程３−図１Ｃ］次に、全てのトレンチ
２２の内部に絶縁材料２６を充填し、その後、表面２７
を平坦化する。これにより、図１Ｃの構造が形成され
る。すなわち、トレンチ２２の深さに応じて、２μｍ以
上の厚さのフィールド絶縁層を形成することができる。
この場合、充填物としては熱ストレスの小さいＢＰＳＧ
やＳｉＯＮが使用される。
２２の内部に絶縁材料２６を充填し、その後、表面２７
を平坦化する。これにより、図１Ｃの構造が形成され
る。すなわち、トレンチ２２の深さに応じて、２μｍ以
上の厚さのフィールド絶縁層を形成することができる。
この場合、充填物としては熱ストレスの小さいＢＰＳＧ
やＳｉＯＮが使用される。
【００１４】［工程４−図１Ｄ］次に、通常のＩＣ工程
を経た後に、配線導体２８を表面２７上に形成する。配
線導体２８の下の絶縁層は、前記のように厚いので、寄
生容量は十分小さくなるものである。
を経た後に、配線導体２８を表面２７上に形成する。配
線導体２８の下の絶縁層は、前記のように厚いので、寄
生容量は十分小さくなるものである。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、２μｍ以上の厚さのフィールド絶縁層を形成するこ
とができるため、配線導体の寄生容量を小さくすること
ができる。したがって、この発明を高周波用の半導体集
積回路に適用することにより、配線容量による高周波特
性の劣化を軽減することができる。
ば、２μｍ以上の厚さのフィールド絶縁層を形成するこ
とができるため、配線導体の寄生容量を小さくすること
ができる。したがって、この発明を高周波用の半導体集
積回路に適用することにより、配線容量による高周波特
性の劣化を軽減することができる。
【図１】この発明による半導体集積回路の製造方法の一
実施例の工程を説明するための図である。
実施例の工程を説明するための図である。
【図２】従来の方法により製造された半導体集積回路の
配線領域の一例の構造を示す図である。
配線領域の一例の構造を示す図である。
２１ シリコン半導体基板 ２２ トレンチ ２３ シリコン酸化膜 ２４ チャンネルストッパ ２５ シリコン酸化膜 ２６ 充填物（絶縁材料） ２８ 配線導体
Claims (1)
- 【請求項１】 半導体基板に複数のトレンチを形成する
工程と、 熱酸化法により前記トレンチの内壁に酸化膜を形成し、
隣り合うトレンチの間のシリコンをシリコン酸化膜に変
換する工程と、 前記トレンチの中に絶縁物を充填し、表面を平坦化する
工程とを含む半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1849692A JPH05190663A (ja) | 1992-01-07 | 1992-01-07 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1849692A JPH05190663A (ja) | 1992-01-07 | 1992-01-07 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190663A true JPH05190663A (ja) | 1993-07-30 |
Family
ID=11973231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1849692A Pending JPH05190663A (ja) | 1992-01-07 | 1992-01-07 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190663A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
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| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6869856B2 (en) | 2001-10-30 | 2005-03-22 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor wafer integrating electronic devices including a structure for electromagnetic decoupling |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2007516617A (ja) * | 2003-12-19 | 2007-06-21 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | エッチングで形成された溝を用いて厚い誘電体領域を形成する方法 |
| EP1706899A4 (en) * | 2003-12-19 | 2008-11-26 | Third Dimension 3D Sc Inc | PLANARIZATION PROCESS FOR PRODUCING A SUPERJUNCTION COMPONENT |
| US7569875B2 (en) | 2006-03-14 | 2009-08-04 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device and a method for producing the same |
-
1992
- 1992-01-07 JP JP1849692A patent/JPH05190663A/ja active Pending
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