JPH02100136A

JPH02100136A - 情報処理装置

Info

Publication number: JPH02100136A
Application number: JP25352788A
Authority: JP
Inventors: Toshiteru Fukaya; 深谷　俊輝; Kazuyuki Noda; 和之野田
Original assignee: NEC Corp; NEC Computertechno Ltd
Current assignee: NEC Corp; NEC Computertechno Ltd
Priority date: 1988-10-06
Filing date: 1988-10-06
Publication date: 1990-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパイプライン制御の情報処理装置に関し、特に
、オペランドおよび命令取り出しのためのパイプライン
制御方式に関する。

〔従来の技術〕

パイプライン制御方式は、１つの命令の処理を複数のフ
ェーズに分割し、複数の命令を所定のサイクルずつずら
せて入力し、各フェーズで重複しないように並行処理す
ることにより、１命令あたりの平均処理時間を短縮する
ものである。

一般に、命令の処理は、命令の取り出し、命令の解読、
オペランドの取り出し、演算の実行と大きく分けること
ができる。

ここにおいて、命令の取り出し、オペランドの取り出し
が競合しないよう、命令キャッシュとオペランドキャッ
シュが独立に設けてあれば、分岐命令の実行の際、オペ
ランドパイプラインとは独立して、分岐先の命令を取り
に行くことができる。

以−トのような構成のパイプライン制御方式によって、
パイプライン上、各フェーズでの空白をなくし、できる
だけ多くの命令を詰め込むことが可能となる。

しかし、条件分岐命令の実行の際、次に取り出すべき命
令が確定しないため、命令の先取り操作が一時的に途切
れてしまう。このため、パイプライン上、処理が無効な
空白フェーズができてしまい、パイプラインの使用効率
が低下してしまう。

そこで、一般に行なわれている方法は、条件分岐命令が
取り出された際、常に分岐するという前提で、条件分岐
命令の分岐する方向に後続する命令を先取りしてしまう
という方法である。

〔発明か解決しようとする課題〕

上述した従来のパイプライン方式では、条件分岐命令取
り出１ノ時に、常に分岐するという７＃提で条件分岐命
令の分岐する方向に後続する命令の先取りを行なうが、
前記前提が誤りであった場合、新たに条件分岐命令の分
岐しない方向に後続する命令を取りに行くことになり、
条件分岐命令の分岐する方向に後続する命令の先取りを
開始してから、前記前提が誤りであったと確定するまで
のマシンサイクルにおける、パイプライン上の各フェー
ズにおける処理がキャンセルされてしまうことになり、
したがって、前記前提が正しかフた場合は、パイプライ
ン上に乱れは発生しないが、前記前提が誤りであった場
合は、パイプライン上に大きな乱れが生じるという欠点
がある。

〔課題を解決するための手段）本発明の情報処理装置は、命令の取り出しおよびオペラ
ンドの取り出しのパイプラインを制御し、条件分岐命令
の実行に際し、常に分岐すると仮定して、該条件分岐命
令の分岐する方向の後続の命令の先取りを行なう情報処
理装置において、該条件分岐命令の分岐しない方向に後
続する命令のアドレスを保持するレジスタと、同じく分岐しない方向に後続する命令のメモリオペラン
ドデータを保持するバッファメモリと、前記レジスタお
よび前記バッファメモリの出力を選択するセレクタと、条件分岐命令の実行結果が分岐しないことがわかった場
合、前記セレクタにより前記レジスタおよび前記バッフ
ァメモリの出力を選択させる制御回路とを有している。

〔作用〕

条件分岐命令の分岐しない側に後続する命令の実効アド
レス、オペランドデータをパイプライン上に待機させて
おくことにより、条件分岐命令の実行結果が分岐しない
場合、条件分岐命令の分岐しない方向に後続する命令の
、パイプライン上での処理の流れを速やかにすることが
可能となる。

〔実施例〕

次に１本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例の構成を示す
ブロック図、第２図は第１図の命令取り出しパイプライ
ン、オペランド取り出しパイプラインおよびそれぞれに
おける各フェーズを示す図である。

本実施例は、命令のアドレス保持用レジスタ（ＡＨＲ）
１０１と、命令アドレスレジスタ（ＡＲ）！０２と、Ａ
　ＨＲ１０１の出力とＡＲ１０２の出力を選択するセレ
クタ７０１と、実効アドレスを生成する実効アドレス生
成用加算器（ＩＡＡ）２０１と、ＩＡＡ２０１の出力と
ＯＡ　Ａ　２０２の出力を選択するセレクタ７０２と、
Ｉ　Ａ　Ａ　２０１の出力である命令の実効アドレスの
保持用レジスタ（ＥＡＨＲ）１０６と、ＩＡＡ２０１の
出力またはＯＡ　Ａ　２０２の出力である命令の実効ア
ドレスを格納するためのレジスタ（ＥＡＲ）１０７と、
Ｅ　Ａ　ＨＲ１０６の出力とＥ　Ａ　Ｒ１０７の出力と
を選択するセレクタ７０３と、命令アドレス変換回路３
０１と、命令キャッシュ４０１と、命令語を格納するた
めのレジスタ（ＩＲ）１０９と、ｌＲ１０９に取り出さ
れた命令語を解読する命令解読回路６０１と、オペラン
ド実効アドレスの生成加算をするための、命令語により
指定されるレジスタ群１１１と、ディスプレイスメント
レジスタ（ＤＲ）１０３と、インデックスレジスタ（ｉ
ＸＲ）１０４と、ペースレジスタ（ＢＲ）１０５と、オ
ペランドの実効アドレスを生成するためのオへランドア
ドレス加算器（ＯＡＡ）２０２と、ＯＡ　Ａ　２０２の
出力を格納するためのオペランド実効アドレスレジスタ
（ＯＥＡＲ）１０８と、オペランドアドレス変換回路３
０２と、オペランドキャッシュ４０２と、オペランドキ
ャッシュ４０２でアクセスされた条件分岐命令の分岐し
ない方向に後続する命令のオペランドデータを保持する
ためのバッファメモリ５０１と、オペランドデータを格
納するためのレジスタ（ＯＲ）１１０と、０ＲＩＩＯの
出力とバッファメモリ５０１の出力とを選択するセレク
タ７０４と、演算回路６０４と、条件分岐命令が演算回
路６０４で実行された結果、分岐するか分岐しないかを
判定する判定回路６０３と、命令解読回路６０】または
判定回路６０３からの信号を受は取ることにより、信号
線８０４．８０５を介して、ＡＨＲｌｏｌ　、セレクタ
７０１、セレクタ７０２．ＥＡＨＲ１０６、セレクタ７
０３　、　Ｄ　Ｒ１０３、ｌＸＲ１０４、ＢＲ１０５、
０ＥＡＲＩ０８　、バッファメモリ５０１、セレクタ７
０４を制御する制御回路６０２とを有している。

命令解読回路６０１は、１４１０９に格納された命令が
条件分岐命令である時は、その旨を信号線８０１を介し
て制御回路６０２に通知する機能を有し、判定回路６０
３は、条件分岐命令の実行結果が、分岐するか分岐しな
いか確定した場合、信号線８０２を介してその旨を制御
回路６０２に通知し、条件分岐命令の実行結果が分岐し
ないと確定した場合のみ、信号線８０３を介してその旨
を制御回路６０２に通知する機能を有する。また、各セ
レクタに関しては、信号線８０４．８０５が論理値１の
ときに、セレクタ７０１はＡ　ＨＲ１０１の出力を選択
し、セレクタ７０２はＯＡ　Ａ　２０２の出力を選択し
、セレクタ７０３はＥＡＨＲ１０６を選択し、セレクタ
７０４はバッファメモリ５０１の出力を選択するものと
する。

また、第２図に示すように、第１図のパイプラインは、
命令取り出しパイプラインとオペランド取り出しパイプ
ラインとに分けることができる。

命令取り出しパイプラインは、先取りすべき命令の実効
アドレス加算をするための準備をする段階であるＩＦフ
ェーズ、先取りすべき命令の実効アドレス加算を行なう
ＩＡフェーズ、先取りすべき命令のアドレス変換を行な
い、命令キャッシュにおいてアクセスを行なうＩＴＣフ
ェーズ、先取りされた命令のオペランドの実効アドレス
加算を行なうＯＡフェーズ、先取りされた命令のオペラ
ンドのアドレス変換を行ない、オペランドキャッシュに
おいてアクセスを行なうＯＴＣフェーズに・分けられる
。さらに、それ以降は、演算を行なうＥＸフェーズが続
く。なお、第２図中における各番号は、第１図中の番号
に対応し、同一の回路を指す。

第３図は、第１図中の制御回路６０２の詳細な回路図で
ある。制御回路６０２は、命令解読回路６Ｇ＋から信号
線８０１を介しての信号と、判定回路６０３から信号線
８０２．８０３を介しての信号を受けとることにより制
御を開始し、第３図中、矢印が指し示す番号に対応する
回路に対して制御信号を送出するもので、ＦＦｌ０．１
１．　＋２．１３．１４．１５とゲートＧｏ、　Ｇ１．
、　Ｇ２．　Ｇ：ｌ、　Ｇ４．　Ｇ５．　Ｇ６．　Ｇ７
．　Ｇ８．　Ｇ９とからなる。ＦＦｌ０．１１．１２．
１３．１４は、条件分岐命令が命令解読回路６０１にお
いて解読されたことを知らせる信号が信号線８０１に入
力されてから、該条件分岐命令め分岐しない側に後続す
る命令をバッファメモリ５０１に保持させるための信号
８０５を信号線５０１に出力するまでのタイミングを合
わせるためのものである。また、ＦＦ１５は、演算パイ
プライン上の判定回路６０３から、条件分岐命令の実行
結果が、分岐しないと確定したことを知らせる信号が信
号線８０３に入力されたとき、同タイミングにおけるサ
イクルと、次のサイクルにおいて、セレクタ７０４がバ
ッファメモリ５０１内にある、該条件分岐命令の分岐し
ない側に後続する命令のオペランドデータを選択するた
めの信号を、連続して信号線２５に出力するためのもの
である。

第８図は制御回路６０２のタイムチャートである。

次に、第３図、第８図を参照して、制御回路８０２の動
作について説明する。

信号線８０１に対して、命令解読回路６０１より、条件
分岐命令が解読されたことを知らせる論理値１の信号が
出力され、ＦＦ１４に論理値１が入力されるサイクルを
Ｔ・とすると、Ｔ、サイクル。　ＴｏプサイルでのＦＦ１４の人力論理
値１によりＦＦ１４の出力論理値が１．同時に、セレク
タ７０２に対して、オペランドアドレス加算器（ＯＡＡ
）２０２で加算された条件分岐命令の分岐先の実効アド
レスを選択させるための論理値１の信号を送出する信号
線２１の論理値が１゜この仁き命令解読回路６０１から
信号線８０１に対して論理値１の信号が出力されている
。

Ｔ２サイクル。　ＦＦ１３の出力の論理値が１゜ゲート
Ｇ３の入力の論理値が１で、出力の論理値が０となる。

このとき信号線８０２に対して、演算パイプライン上の
判定回路６０３から、条件分岐命令の実行結果が分岐す
るか分岐しないかが確定したことを知らせるための論理
１の信号が出力されていない。したがって、ゲートＧ４
の入力論理値がＯ１出力論理値が１、ゲートＧ５の出力
論理値がＯとなるため、ゲートＧ３．　Ｇ５の出力が共
に０となり、ゲートＧ６の出力論理値が１となる。よっ
て、条件分岐命令の分岐しない側に後続する命令の実効
アドレス加算をするためのデータおよび実効アドレスを
レジスタＡＨＲＩＯ＋およびＥＡＨＲｌｏＢに保持させ
るためのホールド信号を送出する信号線２２の論理値が
１となる。信号線８０１　、　ＦＦ１４の出力論理値は
０である。

Ｔ３サイクル。　ＦＦ１２の出力の論理値は１、信号線
８０１．２１　、　Ｆ　Ｆ１４．１３の出力は０゜同時
にゲートＧ３の人力論理値はＴ２サイクルの１から０に
変わり、ゲートＧ３の出力論理が０から１に変わるが、
Ｔ２サイクルでのゲートＧ６の出力論理が１よりゲート
Ｇ５の出力論理値が１になっているので、ゲートＧ９の
出力および信号線２２の論理値はＴ２サイクルと変わら
す１である。

Ｔ４サイクル。　ＦＦＩＩの出力論理値は１゜ＦＦ１４
、１３．１２および信号線８０１．２１の論理値は０゜
ゲートＧ６の出力および信号線２２の論理値はＴ３ザイ
クルの説明と同じ動作により１である。

Ｔｓサイクル。　Ｆ　Ｆｉｌ、　１２．１３．１４の出
力および信号線８０１．２１の論理値は０゜ＦＦｌ０の
出力は１となり、ゲートＧＯの出力が０となるためゲー
トＧｌの出力および信号線２０の論理値は１となる。

ゲートＧＯの出力および信号線２２の論理値は、Ｔ３サ
イクルの説明と同じ動作により１である。

Ｔ６サイクル。　ＦＦＩＧ、　１１．１２．１３．１４
の出力および信号線８０１．２１の論理値は０．ゲート
ＧＯの出力論理値はｌであり、Ｔ５サイクルでのゲート
Ｇｌの出力論理値が１であり、Ｔもサイクルにおいて、
信号線８０２に対する判定回路６０３の出力信号の論理
値がＯから１になるため、ゲートＧ４の出力論理値がＯ
になる。よってゲートＧ２の出力論理値が１となること
からゲートＧｌの出力および信号線２０の信号線の論理
値は１から０に変わる。また、信号線８０３に対して、
演算パイプライン上にある判定回路６０３から、条件分
岐命令の実行結果が分岐しないと確定したことを知らせ
る論理値１の信号が出力されるため、ＤＲ１０３、ＩＸ
ＲＩ０４、ＢＲ１０５，０ＥＡＲ１０８にリセット信号
を送出するため信号線２３と、セレクタ７０１および７
０３に対し、レジスタＡ　ＨＲ１０１およびＥＡＨＲ１
０６に保持されている条件分岐命令の分岐しない側に後
続する命令の実効アドレス加算をするためのデータおよ
び実効アドレスを選択させるためのセレクト信号を送出
するための信号線２４の論理値が１となる。ここで、信
号線８０２に対する判定回路６０３の出力論理値のみが
０、つまり１条件分岐命令の実行結果がまだ確定してい
ない場合、ＦＦｌ０の出力論理値が１から０に変わって
も、ゲートＧｌの出力および信号線２０の論理値は１の
ままで変わらない。ゲートＧ７の出力論理値は０になる
ので、ゲートＧ５の出力部よび信号線２５の論理値は１
となる。

ゲートＧ４の出力論理値が０、ゲートＧ６の論理値が１
よりゲートＧ５の出力論理値が１、またゲートＧ３の出
力論理値が１であることより、ゲートＧ６の出力および
信号線２２の論理値はＴ５サイクルでの１から０に変わ
る。

Ｔ、サイクル。　Ｆ　ＦＩｏ、　１１．　＋２．１．３
．１４の出力およびゲートＧ１の出力および信号線２０
．８０１゜８０２、２１の論理値は０゜また、判定回路
６０３の信号線８８２．８０３の論理値がＴもサイクル
での１から０に変わる。これにより、ゲートＧ４の出力
論理値が１となり、またゲートＧ６の出力論理値が０で
あることより、ゲートＧ５の出力論理値は１でゲートＧ
６の出力および信号線２２の論理値は０でありＴ６サイ
クルと変わらない。ＦＦ１５の出力論理値は１であり、
ゲートＧ８の出力論理値が０、ゲートＧ７の出力論理値
が１より、ゲートＧ９の出力（信号線２５）の論理値は
Ｔ６サイクルと同じく１である。

Ｔ８サイクル。　　ＦＦｌ０．１１．１２．１３．１４
．１５の出力および信号線２０．２１．２２．２３．２
４．８０１゜８０２、８０３の論理値は０゜また、ＦＦ
１５の出力論理値０よりゲートＧ８の出力論理値１、ゲ
ートＧ７の出力論理値１゜よってゲートＧ９の出力（信
号線２５）の論理値は、Ｔ７サイクルでの１から０に変
わる。

Ｔ９サイクル以後。　信号線８０１に対して命令解読回
路６０１からの論理値の出力信号があるまで、Ｔ８サイ
クルでの状態が続く。

第４図は、条件分岐命令の分岐しない側に後続する命令
のオペランドデータを保持するバッファメモリ５０１の
ブロック図であり、レジスタ１．２より構成される。３
０．３１．３２はデータ線である。

データ線３０を介してオペランドキャッシュ４０２から
のオペランドデータがレジスタ１に設定され、次のサイ
クルで格納され、更に次のサイクルでレジスタ２に格納
される。制御信号線８０５に制御回路６０２からホール
ド信号である論理値１の信号が出力されると、レジスタ
１．２の出力データは、次のサイクルで保持された状態
となり変らない。

レジスタ２の出力データは、セレクタ７０４により選択
されるデータである。

第５図は、本実施例において適用するプログラムの一部
である命令列を示す図である。命令へ〇から始まり、Ｃ
６は条件分岐命令、Ｄ０〜０゜は条件分岐命令ＣＱの分
岐しない側に後続する命令列、Ｄ、〜Ｏｘは条件分岐命
令Ｃ，の分岐する側に後続する命令列である。

ここで、第５図に示す命令列を有するプログラムの実行
の状態を第１図および第７図に示すタイムチャートを参
照しつつ説明する。まず、第１図、第５図を参照して、
条件分岐命令ｃ０がフェーズ１０において解読されるサ
イクルをＴｏとし、ここから説明を開始する。このサイ
クルにおいて、命令解読回路６０１より、信号線８０１
を介し、ｆＩＪ御回路６０２に対して、論理値１の信号
が出力される。このときフェーズＩＦで命令Ｆ０の実効
アドレス加算をするためのデータが待機し、フェーズＩ
Ａで命令Ｅ０の実効アドレス加算が行なわれており、フ
ェーズＩＴＣで命令Ｄ０の命令アドレス変換および命令
キャッジ、：Ｌ　４０１でのアクセスが行なわれ、フェ
ーズＯＡで命令Ｂ０のオペランドの実効アドレス加算が
行なわれ、フェーズＯＴＣで命令Ａ、のオペランドアド
レス変換およびオペランドキャッシュ４０２でのアクセ
スが行なわれる。

Ｔ、サイクル。　制御回路６０２より、信号線２１を介
し、セレクタ７０２に対し、論理値１のセレクト信号が
出力される。このとき条件分岐命令Ｃ０の分岐先の命令
り、の実効アドレス加算がフェーズＯＡで行なわ九、命
令語Ｃ，は０ＥＡＲ１０８に設定されると共に分岐先の
命令り、の実効アドレスがＥ　Ａ　Ｒ１０７に送出され
る。このとき、フェーズＩＦでは命令Ｅ、の命令実効ア
ドレス加算をするために、命令ＤＩの命令実効アドレス
がＡＲ１０２に設定される。Ａ　ＨＲ１０１には、命令
Ｇ、の実効アドレス加算をするために、ＩＡＡ２０１で
加算された命令Ｆ・の実効アドレスが設定される。

フェーズＩＡでは、ＯＡ　Ａ　２０２により加算された
命令り、の実効アドレスがＥ　Ａ　Ｒ１０７に設定され
る。また、ＩＡＡ２０１により加算された命令Ｆ０の実
効アドレスがＥＡＨＲ１０１３に設定される。

フェーズＩＴＣでは命令Ｅｏのアドレス変換および命令
キャッシュ４０１でのアクセスが行なわれる。フェーズ
ＩＤでは命令り、の解読が行なわれる。フェーズＯＴＣ
では命令Ｂ、のオペランドアドレス変換およびオペラン
ドアクセスが行なわれる。フェーズＥＸには命令へ〇の
オペランドデータが人力される。

Ｔ２サイクル。　制御回路６０２は信号線２２を介し、
ＡＨＲＩＯＩ　、ＥＡＨＲｌｏＢに対し、論理値１のホ
ールド信号を送出する。このとき、条件分岐命令Ｃ０の
命令語はフェーズＯＴＣにある。

フェーズＩＦでは命令Ｆ、の実効アドレス加算をするた
めのデータがＡｌ２Ｏ２に設定される。

フェーズＩＡでは、ＩＡＡ２０１により、命令Ｇ。

の実効アドレス加算が行なわれ、Ａ　ＨＲｌｏｔに命令
Ｇ０の実効アドレス加算をするためのデータが格納され
る。フェーズＩＴＣでは、命令ＤＩのアドレス変換およ
び命令キャッシュ４０１でのアクセスが行なわれ、ＥＡ
ＨＲ１０６には命令Ｆ、の実効アドレスが格納される。

ＩＤフェーズでは命令Ｅ０の解読が行なわれている。フ
ェーズＯＡでは命令Ｄ６のオペランド実効アドレス加算
が行なわれる。フェーズＥＸには命令Ｂ０のオペランド
データが入力される。

Ｔ３サイクル。　Ｔ２サイクルと同じく、制御回路６０
２はＡＨＲＩＯＩ　、ＥＡＨＲＩ０６に対してホールド
信号を送出する。各条件分岐命令ＣＯの命令語がフェー
ズＥＸに人力される。フェーズＩＦでは、命令Ｇ、の実
効アドレス加算をするためのデータがＡｌ２Ｏ２に設定
される。フェーズＩＡでは、ＩＡＡ２０１により、命令
Ｆ、の実効アドレス加算が行なわれ、Ａ　ＨＲ１０１に
は命令Ｇ０の実効アドレス加算をするためのデータが保
持されている。フェーズＩＴＣでは、命令Ｅ、のアドレ
ス変換および命令キャッシュ４０１でのアクセスが行な
われ、ＥＡＨＲ１０６には命令Ｆｏの実効アドレスが保
持されている。フェーズＩＤでは命令Ｄ１の解読が行な
われている。フェーズＯＡでは命令Ｅ０のオペランド実
効アドレス加算が行なわれる。フェーズＯＴＣでは、命
令Ｄ６のオペランドアドレス変換が行なわれ、オペラン
ドキャッシュ４０２でのアクセスが行なわれた後にバッ
ファメモリ５０１のレジスタ１に設定される。

Ｔ４サイクル。　Ｔ３サイクルに引き続き制御回路６０
２は、ＡＨＲＩＯＩ　、ＥＡＨＲ１０８にホールド信号
を送出する。このとき、条件分岐命令Ｃ０の実行が演算
パイプラインで進行する。フェーズＩＦでは、命令Ｈ！
の実効アドレス加算をするためのデータがＡｌ２Ｏ２に
設定される。フェーズＩＡでは命令Ｇ、の実効アドレス
加算が行なわれ、ＡＨＲＩＯＩには命令Ｇ０の実効アド
レス加算をするためのデータが保持されている。フェー
ズＩＴＣでは命令Ｆ、のアドレス変換および命令キャッ
シュアクセスが行なわれ、ＥＡＨＲ１０６には命令Ｆ０
の実効アドレスが保持されている。フェーズＩＤでは命
令Ｅ、の解読が行なわれている。

フェーズＯＡでは命令り、のオペランド実効アドレス加
算が行なわれる。フェーズＯＴＣでは命令Ｅｏのオペラ
ンドアドレス変換およびオペランドキャッシュ４０２ア
クセスが行なわれた後に命令Ｅ・のオペランドデータが
バッファメモリ５０１のレジスタ１に設定され、同時に
レジスタ１に命令Ｄ６のオペランドデータが格納される
。

Ｔ５サイクル。　フェーズＩＦでは命令■１の実効アド
レス加算をするためのデータがＡｌ２Ｏ２に設定される
。フェーズＩＡでは命令Ｈ２の実効アドレス加算が行な
われ、Ａ　ＨＲ１０１では命令Ｇ０の実効アドレス加算
を行なうためのデータが保持されている。フェーズＩＴ
Ｃでは命令Ｇ、のアドレス変換および命令キャッシュア
クセスが行なわれ、ＥＡＨＲ］０６には命令Ｆ０の実効
アドレスが保持されている。フェーズＩＤでは命令Ｆ１
の解読が行なわれている。フェーズＯＡでは命令Ｅ。

のオペランド実効アドレス加算が行なわれる。

フェーズＯＴＣでは、命令り、のオペランドアドレス変
換およびオペランドキャッシュアクセスが行なわれ、Ｔ
４サイクルでバッファメモリ５０１のレジスタ１に格納
された、命令Ｄ０のオペランドデータがレジスタ２に格
納され、同じ＜７４サイクルでＯＴＣフェーズにおいて
アクセスされた命令Ｅ６のオペランドデータがレジスタ
１に格納される。このとき、制御回路６０２よりバッフ
ァメモリ５０１のレジスタ１，２に対して論理値１の小
−ルド信号が送出され、ＡＨＲＩＯＩ　、　ＥＡ、ＨＲ
１０６に対しては、Ｔ４サイクルに引き続き論理値のホ
ールド信号が送出される。

Ｔもサイクル（ここから、第７図も参照する）演算パイ
プライン上の判定回路６０３より、条件分岐命令Ｃ０の
実行結果が分岐するか分岐しないかが確定したことを知
らせるための論理値の信号が信号線８０２を介して制御
回路６０２に送出され、同じく条件分岐命令Ｃ０の実行
結果が分岐しないと確定したことを知らせる論理値１の
信号が制御回路６０２に送出される。信号線８０２の論
理値が１で信号線８０３の論理値が０ならば、条件分岐
命令Ｃ０の実行結果が分岐すると確定したことを示す。

また判定回路６０３からの確定信号は、Ｔ７サイクル以
後でもかまわない。このとき、フェーズＩＡで、Ａ　Ｈ
Ｒ１０１に保持されているデータにより、命令Ｇ６の実
効アドレス加算が行なわれる。

フェーズＩＦでは、フェーズＩＡでのＩＡＡ２０１の加
算結果の出力により、ＡＲ１０２に命令Ｈ６の実効アド
レス加算を行なうためのデータが設定される。フェーズ
ＩＴＣでは、ＥＡＨＲ１０６に保持されているデータに
より、命令Ｆｏのアドレス変換および命令キャッシュ４
０１のアクセスが行なわれる。フェーズＩＤでは、命令
Ｇ、の解読が行なわれている。フェーズＯＡでは、命令
Ｆ、のオペランド実効アドレス加算が行なわれており、
このとき、ＤＲ１０３、Ｉ　ＸＲ１０４、ＢＲ１０５に
刻して制御回路６０２よりリセット信号が送出される。

フェーズＯＴＣでは、命令Ｅ、のオへランドアドレス変
換およびオペランドキャッシュアクセスが行なわれる。

このとき、０ＥＡＲ１０８に制御回路６０２よりリセッ
ト信号が送出される。また、バッファメモリ５０１には
、命令Ｄ　６　＊　Ｅ　６のオペランドデータが保持さ
れている。フェーズＥＸで、バッファメモリ５０１のレ
ジスタ２に保持されている命令り、のオペランドデータ
が入力される。

Ｔ７サイクル。　Ｔ６サイクルにおいて、セレクタ７０
１．７０３に対し送出されていた制御回路６０２からの
論理値１のセレクト信号が論理値０になり、セレクタ７
０１はＡＲ１０２の出力データを、セレクタ７０３はＥ
　Ａ　Ｒ１０７の出力データをそれぞれ選択する。セレ
クタ７０４に対しては２Ｔ６サイクルに引き続き論理値
１のセレクト信号８０４が送出される。このとき％　Ｉ
Ｆフェーズで、ＡＲＩ０２に命令Ｉ、の実効アドレス加
算を行なうためのデータが設定される。フェーズＩＡで
命令Ｈ０の実効アドレス加算が行なわわる。また、ＡＨ
ＲＩＯＩ　には、命令Ｇ０の実効アドレス加算をするた
めのデータは既に保持されておらず、出力はＡＲ１０２
の出力データと同一になっている。フェーズＩＴＣでは
、命令Ｇ０のアドレス変換および命令キャッシュアクセ
スが行なわわる。また、ＥＡＨＲＩ０６には命令Ｆ６の
実効アドレスは保持されておらず、Ｅ　Ａ　Ｒ１０７の
出力データと同一になっている。フェーズＩＤでは、命
令Ｆ、の解読が行なわれる。フェーズｏＡではＤＲ１０
３、ｌＸＲ１０４、ＢＲＩ０５の出力がすべて０、フェ
ーズＯＴＣでは０ＥＡＲ１０８の出力が０になる。また
、バッファメモリ５０１のレジスタ２に命令Ｅ６のオペ
ランドデータが格納されており、命令り、のオペランド
データは既に保持されていない。フェーズＥＸでは、バ
ッファメモリ５０１のレジスタ２に格納されている命令
Ｅ６のオペランドデータが入力される。

Ｔ８サイクル。　制御回路６０２からセレクタ７０４に
送出されていたセレクト信号８０５の論理値が１からＯ
に変わり、セレクタ７０４は０ＲＩＩＯの出力データを
選択する。このとき、フェーズＩＦで命令Ｊｏの実効ア
ドレス加算を行なうためのデータがＡＲ１０２に設定さ
れる。フェーズＩＡでは命令Ｉ０の実効アドレス加算が
行なわれる。フェーズＩＴＣでは、命令Ｈ０のアドレス
変換および命令キャッシュアクセスが行なわれる。フェ
ーズｒＤでは、命令Ｇ０の解読が行なわれる。フェーズ
ＯＡでは、命令Ｆｏのオペランド実効アドレス加算が行
なわれる。フェーズＯＴＣでは、０ＥＡＲ１０８の出力
は０、フェーズＥＸでは０ＲＩＩＯの出力データ０が入
力される。フェーズＥＸには、Ｔリサイクルにも０ＲＩ
ＩＯの出力データＯが入力されるが、Ｔ、。サイクルに
は命令Ｆ６のオペランドデータが人力される。

第６図は従来方式、つまり第１図中のＡ）ＩＲｌｏｌ　
、　ＥＡＨＲ１０６、バッファメモリ５０１、制御回路
６０２をパイプライン上に持たない方式における、条件
分岐命令の実行結果が分岐゛しないと確定した場合の、
条件分岐命令の分岐しない側に後続する命令のパイプラ
イン上における処理の流れを示す図、第７図は本実施例
の方式における同内容を示す図である。

従来方式では、条件分岐命令の実行結果が分岐しないと
確定したＴ６サイクルの次のサイクルで命令Ｄ０の実効
アドレス加算をするためのデータがフェーズＩＦに設定
され、Ｔ１３サイクルにおいてやっと命令Ｄ０のオペラ
ンドデータがフェーズＥＸに入力される。これに対して
、本実施例の方式では、Ｔ６サイクルで既に命令Ｄ０は
フェーズＥＸにある。命令Ｄｏに関しては、６サイクル
の高速化が実現する。第７図から分かるように、命令Ｅ
０と命令Ｆ０の間が２サイクルあるため、命令Ｆ、以後
の命令では４サイクルの高速化が実現していることにな
る。

〔発明の効果〕

以上説明したように本発明は、条件分岐命令の実行に際
し、常に分岐するという前提により、条件分岐命令の分
岐する側に後続する命令の先取りを行なう方式において
、条件分岐命令の分岐しない側に後続する命令の実効ア
ドレス、オペランドデータをパイプライン上に待機させ
ておくためのレジスタ、バッファメモリを設けることに
より、条件分岐命令の実行結果が分岐しない場合、条件
分岐命令の分岐しない方向に後続する命令の、パイプラ
イン上での処理の流れを速やかにすることが可能となり
、パイプラインの性能向上を図ることができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第２図は第１図の命令取り出しパイプライン、
オペランド取り出しパイプラインおよびそれぞれにおけ
る各フェーズを示す図、第３図は制御回路６０２の回路
図、第４図はバッファメモリ５０１のブロック図、第５
図は本実施例における主記憶から取り出されるべき命令
の配列を示す図、第６図、第７図は、従来の方法と本発
明による方法とを比較した、条件分岐命令の実行結果が
分岐しない場合の、パイプライン上の各フェーズにおけ
る命令処理の流れを示す図、第８図は、条件分岐命令が
解読されてから、判定回路６０３が条件分岐命令の実行
結果が分岐しないという判定を出し、更に条件分岐命令
の分岐しない側に後続する命令の処理を開始した後まで
の、制御回路６０２のパイプライン上における制御の様
子を示す図である。＋０１−・・アドレス保持用レジスタ、１０２・−命令
アドレスレジスタ、＋０３−・ディスプレイスメントレジスタ、１０４−・
・インデックスレジスタ、１０５−・ペースレジスタ、１０６・−実効アドレス保持用レジスタ、１０７−・レ
ジスタ、１０Ｂ　−・・オペランド実効アドレスレジスタ、１０
９−・・レジスタ、１１０−・・レジスタ、１１１−・・レジスタ群、２０１−・実効アドレス生成用加算器、２０２−・オペ
ランドアドレス加算器、・・・命令アドレス変換回路、・・・オペランドアドレス変換回路、 −・命令キャッシュ、・・・オペランドキャッシュ、・・・バッファメモリ、・・・命令解読回路、 −・制御回路、一判定回路、・・・演算回路、〜７０４−・セレクタ、〜８０５・−信号線。

Claims

【特許請求の範囲】１、命令の取り出しおよびオペランドの取り出しのパイ
プラインを制御し、条件分岐命令の実行に際し、常に分
岐すると仮定して、該条件分岐命令の分岐する方向の後
続の命令の先取りを行なう情報処理装置において、該条件分岐命令の分岐しない方向に後続する命令のアド
レスを保持するレジスタと、同じく分岐しない方向に後続する命令のメモリオペラン
ドデータを保持するバッファメモリと、前記レジスタお
よび前記バッファメモリの出力を選択するセレクタと、条件分岐命令の実行結果が分岐しないことがわかった場
合、前記セレクタにより前記レジスタおよび前記バッフ
ァメモリの出力を選択させる制御回路とを有することを
特徴とする情報処理装置。