JPH0418635A

JPH0418635A - ディジタル信号プロセッサ

Info

Publication number: JPH0418635A
Application number: JP2122252A
Authority: JP
Inventors: Makio Yamaki; 真木夫山来
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1990-05-11
Filing date: 1990-05-11
Publication date: 1992-01-22
Anticipated expiration: 2010-08-02
Also published as: US5142489A; DE4101928A1; JPH0772864B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はディシタルオーディオ信号等のディシタル信号
を人力してパイプライン処理を行なうディシタル信号プ
ロセッサ（以下、ＤＳＰと称する）に関する。

背景技術従来のＤＳＰの構成を第４図に示す。このＤＳＰにおい
ては、ディシタル信号の入力端子ＩＮ及び出力端子ＯＵ
Ｔには入出力インターフェース１が接続されている。入
出力インターフェース］はデータバス２に接続されてい
る。また、データバス２には信号データＲＡＭ３、係数
データＲＡＭ４及びバッファメモリ５が接続されている
。信号データＲＡＭ３は入力されたディシタル信号ブタ
や演算処理されたディシタル信号データを記憶し、係数
データＲＡＭ４は複数の係数データを記憶する。バッフ
ァメモリ５は乗算器７で係数ブタと乗算されるディシタ
ル信号データを保持する。

係数データＲＡＭ４の出力にはバッファメモリ６が接続
され、バッファメモリ６は係数データＲＡＭ４から読み
出されて乗算器７で信号データに対して乗算される係数
データを保持する。乗算器７の出力にはＡＬＵ８及びア
キュームレータ９からなる累算手段が接続されている。

ＡＬＵ８はシケンスコントローラ１７からの命令信号に
応じて演算動作を行ない、例えば、乗算器７の計算結果
の値とアキュームレータ９の保持データ値を加算する。

また、乗算器８の出力に代ってデータバス２から供給さ
れるデータ値をアキュームレータ９の保持データ値と加
算する。ＡＬＵ８の加算結果のデータはアキュームレー
タ９に保持される。アキュームレータ９の出力はデータ
バス２にも接続されている。また、ＡＬＵ８にはフラグ
レジスタ１０が接続されており、フラグレジスタ１ｏに
はＡＬＵ８の比較演算の際の結果がセットされる。

メモリ制御回路１１は信号データＲＡＭ３の書き込み及
び読み出しを制御する。また、メモリアクセス制御回路
１２は係数データＲＡＭ４の読み出しを制御する。係数
データＲＡＭ４の読み出しアドレスはメモリアドレス制
御回路１３によって指定される。メモリアドレス制御回
路１３は、係数メモリアドレスレジスタ１４、＋１加算
器１５及び切替回路１６からなる。係数メモリアドレス
レジスタ１３は切替回路１６から選択供給されるアドレ
スデータを保持して係数データＲＡＭ４に供給する。＋
１加算器１５は命令解読及び実行をなすシーケンスコン
トローラ１７から出力される命令信号に応じて係数メモ
リアドレスレジスタ１４の出力アドレスデータ値に１を
加算してその加算結果の値を示すデータを切替回路１６
の一方の入力に供給する。切替回路１６の他方の入力に
は制御回路１７から係数アドレスデータが供給される。

切替回路１６はシーケンスコントローラー７から出力さ
れる命令信号に応じて２つの入力のいずれか１を選択的
に出力する。

シーケンスコントローラー７は、クロック発生器（図示
せず）から発生するクロックパルスに同期しかつプログ
ラムメモリー８に書き込まれたプログラムに従って各種
の命令信号、係数アドレスデータ、判定基準データや分
岐アドレスデータを発生する。プログラムメモリー８の
プログラムの命令データの読み出しアドレスはメモリア
ドレス制御回路１９によって制御される。メモリアドレ
ス制御回路１９はプログラムメモリアドレスレジスタ２
０．＋１加算器２１及び切替回路２２からなる。プログ
ラムメモリアドレスレジスタ２０は切替回路２２から選
択供給されるアドレスデータを保持してプログラムメモ
リー８に供給する。＋１加算器２１は上記のクロック発
生器から発生するクロックパルスに同期してプログラム
メモリアドレスレジスタ２０の出力アドレスデータ値に
１を加算してその加算結果の値を示すデータを切替回路
２２の一方の入力に供給する。切替回路２２の他方の入
力にはシーケンスコントローラー７から分岐アドレスデ
ータが供給される。切替回路２２は判定回路２３から出
力される判定結果を示す信号に応じて２つの入力のいず
れか］を選択的に出力する。

判定回路２３はフラグレジスター０の保持デ夕とシーケ
ンスコントローラー７から出力されるデータとが一致す
るか否かを判別する。

なお、係数データＲＡＭ４の係数データ及びプログラム
メモリー８のプログラムは、図示しない外部のマイクロ
コンピュータによって書き込まれる。

かかる構成においては、アドレスレジスタ２０から出力
されるアドレスデータは通常、クロックパルスに同期し
たタイミング毎に１ずつ増大する。

すなわち、そのアドレスデータ値には＋１加算器２１に
よって１が加算され、その加算結果を示すデータがアド
レスデータとして切替回路２２を介してアドレスレジス
タ２０に供給されて保持され、これがクロックパルスに
同期したタイミング毎に繰り返される。また、プログラ
ムのジャンプをすべきときには判定回路２３からの信号
によって切替回路２２がシーケンスコントローラ１７か
らの分岐アドレスデータをアドレスレジスタ２０に中継
供給する。

プログラムメモリアドレスレジスタ２０から出力される
アドレスデータで指定される番地のプログラムの命令デ
ータが読み出されてシーケンスコントローラ１７に供給
される。シーケンスコントローラ１７はその読み出され
た命令データを解読してその命令データに応じた命令信
号やデータを出力する。

係数メモリアドレスレジスタ１４にはシーケンスコント
ローラ１７から出力されたアドレスデータが切替回路１
６を介して供給されて保持される場合と、アドレスレジ
スタ１４に保持されたアドレスデータ値に＋１加算器１
５によって１が加算され、その加算結果を示すデータが
アドレスデータとして切替回路１６を介してアドレスレ
ジスタ１４に供給されて保持される場合とがある。これ
らはシーケンスコントローラ１７からの命令信号によっ
て動作する。

メモリアクセス制御回路１２は係数メモリアドレスレジ
スタ１４から出力されているアドレスブタによって指定
された番地の係数データを読み出す。読み出した係数デ
ータはバッファメモリ６に直接、或いはデータバス２を
介してＡＬＵ８等に供給される。

このＤＳＰは、各命令の実行の際にフェッチステージ（
命令読み出し段）、デコードステージ（命令解読段）及
びイクスキュート（命令実行段）がオーバラップする３
段パイプライン処理を行なつＯ次に、かかるＤＳＰにおけるパイプライン処理について
説明するための動作例を示す。今、アキュームレータ９
にデータが保持されているとし、係数メモリアドレスレ
ジスタ１４は係数データＲＡＭ４の番地０を指定するア
ドレスデータを保持しているとする。係数データＲＡＭ
４には第５図に示すように番地０には基準レベルデータ
が、番地１〜５にはフィルタａを形成するための係数ブ
タ群Ａが、また番地６〜ＩＣＩにはフィルタｂを形成す
るための係数データ群Ｂが書き込まれているとする。先
ず、アキュームレータ９の保持データと係数データＲＡ
Ｍ４の番地Ｏの基準レベルブタとを比較し、アキューム
レータ９の保持データ値が基準レベルデータ値より大で
ある場合には係数メモリアドレスレジスター４が番地１
を指定するアドレスデータを発生してフィルタａの演算
をし、アキュームレータ９の保持データ値が基準レベル
データ値以下である場合には係数メモリアドレスレジス
ター４が番地６を指定するアドレスデータを発生してフ
ィルタｂの演算をするようにする。

第６図は第４図に示した従来のＤＳＰにかかる動作を行
なわせるためのプログラムをアセンブラ言語で示し、第
７図はこのプログラムの処理時の各段階毎の実行ステッ
プ及び係数データＲＡＭ４の指定アドレス値について示
している。なお、第７図（ａ）は条件分岐が行なわれて
フィルタｂの演算を行なう場合、第７図（ｂ）は条件分
岐が行なわれないでフィルタａの演算を行なう場合であ
る。

このプログラムのステップＮにおいては、ＭＯ■（転送
）命令により係数データＲＡＭ　（ＣＲＡＭ）４の番地
０のデータを読み出してデータバス（ＢＵＳ）２へ転送
すること、ＣＭＰ　（比較）命令によりアキュームレー
タ９の保持データとデータバス（ＢＵＳ）２へ転送され
たデータとを比較すること、及びＣＰＩＮＣ命令により
係数メモリアドレスレジスタ１４のアドレスデータ値を
１だけ加算することが行なわれる。ステップＮにおける
各命令は第７図（ａ）に示すようにサイクル■でフェッ
チ（命令読み出し）され、サイクル■でデコード（命令
解読）され、サイクル■で実行される。サイクル■にお
いてＣＭＰ命令による比較結果はフラグレジスタ１０に
サインフラグＳとしてセットされる。また、ＣＰＩＮＣ
命令により＋１加算器１５から係数メモリアドレスレジ
スタ１４に数値１を示すアドレスデータが切替回路１６
を介して供給される。これにより係数データＲＡＭ４の
指定アドレスは番地１となる。このセット結果及びＣＰ
ＩＮＣ命令による結果はサイクル■から有効となる。

次に、ステップＮ＋１においては、ＪＣ（条件分岐）命
令によりサインフラグＳが１に等しい場合（アキューム
レータ９の保持データ値が基準レベルデータ値より小の
場合）にはステップＭにジャンプすることが行なわれる
。また、サインフラグＳが０に等しい場合（アキューム
レータ９の保持データ値が基準レベルデータ値以上の場
合）には次のステップに進む。このステップＮ＋１にお
けるＪＣ命令もステップＮにおける各命令と同様のパイ
プラインシーケンスで処理されるので、サイクル■でフ
ェッチされ、サイクル■でデコードされ、サイクル■で
実行される。従って、第７図（ａ）の如くステップＭに
ジャンプする場合にはサイクル■において判定回路２３
からの信号に応じて切替回路２２が分岐アドレスデータ
入力側の選択状態となり、分岐アドレスデータ（ステッ
プＭ）がシーケンスコントローラ１７から切替回路２２
を介してプログラムメモリアドレスレジスタ２０に供給
され保持される。

ステップＮ＋２においては、ＪＭＰ　（無条件分岐）命
令によりステップＮ＋５にジャンプすることが行なわれ
る。これは、ステップＭにジャンプして分岐した流れを
元の流れに戻すための命令である。すなわち、第７図（
ａ）に示すようにＪＭＰ命令はサイクル■でフェッチさ
れ、サイクル■でデコードされ、サイクル■で実行され
るので、サイクル■の終了までに分岐アドレスデータ（
ステップＮ＋５）が切替回路２２を介してプログラムメ
モリアドレスレジスタ２０に供給され保持される。これ
によりサイクル■においてステップＮ十５のフィルタ計
算動作の命令がフェッチされる。

ステップＮ＋３においては、ＮＯＰ　（ノーオペーレー
ション）命令により実行動作は行なわれない。これはＪ
Ｃ命令に伴う命令実行サイクルの遅れを補うためにいわ
ゆるデイレイスロットを埋めるべく挿入されている。従
って、サイクル■でフェッチされ、サイクル■でデコー
ドされるだけであり、サイクル■における実質的な命令
実行はない。

ＪＣ命令によりステップＭに分岐した場合には上記した
如くサイクル■においてステップＭがフェッチされ、サ
イクル■でデコードされ、サイクル■で実行される。従
って、サイクル■においては、ＬＯＤ　（ロード）命令
により切替回路１６がシーケンスコントローラ１７から
のアドレスブタ選択状態となり、係数メモリアドレスレ
ジスタ１４に数値６を示すアドレスデータが切替回路１
６を介して供給される。これにより係数データＲＡＭ４
の指定アドレスは番地６となる。

サイクル■においてフィルタ計算動作の命令がフェッチ
されるので、サイクル■においてフィルタ計算動作が開
始される。このフィルタ計算動作においては番地６〜１
０の係数データ群Ｂの係数データがサイクル毎に読み出
されてフィルタｂが形成される。

］　３分岐が行なわれない場合には第７図（ｂ）の如くサイク
ル■でステップＮ＋４がフェッチされる。

ステップＮ＋４はステップＮ＋３と同様にＮＯＰ命令で
ある。このＮＯＰ命令はプログラムの実行がどのような
流れになっても実行サイクル数が同じになるように設け
られたものである。サイクル■においてステップＮ＋５
のフィルタ計算動作の命令がフェッチされる。このフィ
ルタ計算動作においては番地１〜５の係数データ群Ａの
係数データがサイクル毎に読み出されてフィルタａが形
成される。

このように、従来のＤＳＰにおいては、パイプライン処
理を行なう場合にＡＬＵの演算結果を条件とするような
分岐命令を伴うとパイプラインの流れに乱れを生じて上
記の如くデイレイスロットと呼ばれる無駄なサイクルを
設けなければならなくなる。また、ステップＮ＋１の分
岐命令の結果が２ステツプ遅れて現われるので、非常に
プログラミングが難しくなるいう問題点があった。

発明の概要［発明の目的］本発明の目的は、パイプライン処理を行なう場合にＡＬ
Ｕの演算結果を条件として処理するようなプログラム中
にデイレイスロットを設けずに済みかつプロクラムの作
成を容易なものとすることができるＤＳＰを提供するこ
とである。

［発明の構成］本発明のＤＳＰは、複数の係数データを記憶した係数デ
ータメモリと、プログラムに従って命令信号を発生する
命令発生手段と、係数データメモリの読み出しアドレス
を指定する値を保持する保持手段を有しその保持値を命
令信号に応じて一定値だけ変化させる指定手段と、命令
信号に応じて動作し保持手段の保持値によって指定され
るアドレスのデータを係数データメモリから読み出して
読み出した係数データを含むデータを用いて演算動作を
行なう演算手段と、演算手段による演算結果に応じて２
値のうちのいずれか１の値を得るフラグレジスタとを含
み、指定手段はフラグレジスタが得た値を判別する条件
判定手段と、該条件判定年段の判定出力に応じて所定値
及び０のいずれか一方の値を示すデータを選択的に出力
する切替手段と、該切替手段の出力データが示す値と保
持手段の保持値とを加算した値を保持手段に保持させる
手段とを有することを特徴としている。

［発明の作用〕本発明のＤＳＰにおいては、フラグレジスタが得た値に
よる条件判定出力に応じて所定値及び０のいずれか一方
の値を示すデータを選択的に出力し、その出力データが
示す値と保持手段の保持値とを加算した値を保持手段に
保持させることにより、プログラムの流れを変えること
なく条件判定に応じた係数データメモリの読み出しアド
レスを直接指定することができる。

実施例以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図において、第４図に示したＤＳＰと同一部分は同
一符号を用いて示しており、係数データＲＡＭ４の読み
出しアドレスはメモリアドレス制御６御回路２５によって指定される。メモリアドレス制御回
路２５は、係数メモリアドレスレジスタ２６、＋１加算
器２７、切替回路２８．２９及び加算器３０からなる。

係数メモリアドレスレジスタ２６は加算器３０から出力
されるアドレスデータを保持して係数データＲＡＭ４に
供給する。＋１加算器２７はシーケンスコントローラ１
７から出力される命令信号に応じて係数メモリアドレス
レジスタ１４の出力アドレスデータ値に１を加算してそ
の加算結果の値を示すデータを切替回路２８の一方の入
力に供給する。切替回路２８の他方の入力には０を示す
データが供給される。切替回路２８はシーケンスコント
ローラ１７から出力される命令信号に応じて２つの入力
のいずれか１を選択的に出力する。切替回路２９の一方
の入力にはシーケンスコントローラ１７からアドレスデ
ータが供給され、他方の入力にはＯを示すデータが供給
される。切替回路２９は判定回路２３から出力される判
定結果を示す信号に応じて２つの入力のいずれか１を選
択的に出力する。加算器３０は切替回路２８．２９から
各々出力されるアドレスブタ値を加算して係数メモリア
ドレスレジスタ２６に出力する。

プログラムカウンタ３］はその計数出力をプログラムメ
モリ］８に供給し、計数出力がアドレスデータとなりそ
れによって指定される番地の命令が読み出される。

その他の構成は第４図に示したＤＳＰと同様である。

かかる構成においては、ＡＬＵ８の演算結果を示すフラ
グがフラグレジスタ１０に保持されると、シーケンスコ
ントローラ１７から判定回路２３に判別用の条件データ
が供給される。この条件データは後述するようにプログ
ラム内の命令に含まれている。判定回路２３はフラグレ
ジスタ１０の内容と条件データとが一致した場合には切
替信号を発生する。この切替信号に応じて切替回路２９
はシーケンスコントローラ１７から供給されるアドレス
データを中継出力する。一致しない場合には切替回路２
つは０番地を示すアドレスデータを中締出力する。

一方、切替回路２８からはシーケンスコントローラ１７
からの命令信号に応じて＋１加算器２７の出力アドレス
データ及びＯ番地を示すアドレスデータのうちの一方を
選択的に出力する。加算器３０は切替回路２８．２９か
ら各々出力されるアドレスデータ値を加算し、その加算
結果の値が次のサイクルの係数データＲＡＭ４のアドレ
スブタとして係数メモリアドレスレジスタ２６に保持さ
れる。

次に、かかる本発明によるＤＳＰにおけるパイプライン
処理について説明するため、第６図に示したプログラム
による動作と同一の動作結果が得られる動作例を示す。

従って、アキュームレータ９にデータが保持されている
とし、係数メモリアドレスレジスタ２６は係数データＲ
ＡＭ４の番地０を指定するアドレスデータＣＰを保持し
ているとする。係数データＲＡＭ４には第５図に示した
如くデータが書き込まれているとする。先ず、アキュー
ムレータ９の保持データと係数データＲＡＭ４の番地Ｏ
の基準レベルデータとを比較し、アキュームレータ９の
保持データ値が基準レベルデータ値以上である場合には
係数メモリアドレスレジスタ２６が番地１を指定するア
ドレスデータを発生してフィルタａの演算をし、アキュ
ームレータ９の保持データ値が基準レベルデータより小
である場合には係数メモリアドレスレジスタ２６が番地
６を指定するアドレスデータを発生してフィルタＢの演
算をするようにする。

第２図は第１図に示した本発明によるＤＳＰにかかる動
作を行なわせるためのプログラムをアセンブラ言語で示
し、第３図はこのプログラムの処理時の各段階毎の実行
ステップ及び係数データＲＡＭ４の指定アドレス値につ
いて示している。なお、第３図（ａ）は条件成立でフィ
ルタｂの演算を行なう場合、第３図（ｂ）は条件不成立
でフィルタａの演算を行なう場合である。

このプログラムのステップＮにおいては、ＭＯ■命令に
より係数データＲＡＭ　（ＣＲＡＭ）４の番地０のデー
タを読み出してデータバス（ＢＵＳ）２へ転送すること
、ＣＭＰ命令によりアキュームレータ９の保持データと
データバス（ＢＵＳ）２へ転送されたデータとを比較す
ること、及びＣＰＩＮＣ命令により係数メモリアドレス
レジスタ１４のアドレスデータ値を１だけ加算すること
が行なわれる。ステップＮにおける各命令は第３図（ａ
）、　　（ｂ）に示すようにサイクル■でフェッチされ
、サイクル■でデコードされ、サイクル■で実行される
。サイクル■においてＣＭＰ命令による比較結果はフラ
グレジスタ１０にサインフラグＳとしてセットされる。

また、ＣＰＩＮＣ命令により＋１加算器２７から切替回
路２８を介して数値１を示すアドレスデータが加算器３
０に供給される。一方、このとき切替回路２９の出力は
Ｏを示しているので、加算器３０の出力値は１となり、
これにより係数メモリアドレスレジスタ２６の保持アド
レスデータＣＰは１を示すこととなる。

このＣＭＰ命令によるセット結果及びＣＰＩＮＣ命令に
よる＋１加算結果はサイクル■から有効となる。

２］次に、サイクル■においてフェッチされるステップＮ＋
１はＡＤＣＰ　（条件番地加算）命令であり、このＡＤ
ＣＰ命令によりサインフラグＳが条件データである１に
等しい場合（アキュームレータ９の保持データ値が基準
レベルデータ値より小の場合）には係数メモリアドレス
レジスタ２６の現保持アドレスデータＣＰを５だけ加算
した値にすることが行なわれる。すなわち、シーケンス
コントローラ１７からは５を示すアドレスデータが切替
回路２つに対して出力され、判定回路２３からの切替信
号により切替回路２つはこの５を示すアドレスデータを
加算器３０に供給する。また、＋１加算器２７は現保持
アドレスデータＣＰ（−１）をそのまま出力し、これが
切替回路２８を介して加算器３０に供給される。よって
、加算器３０は６を示すデータを出力し、この出力デー
タが係数メモリアドレスレジスタ２６にアドレスデータ
ＣＰとして新たに保持される（第３図（ａ））。

また、サインフラグＳが０に等しい場合（アキュームレ
ータ９の保持データ値が基準レベルデータ値以上の場合
）にはそのままアドレスデータＣＰが保持される（第３
図（ｂ））。この命令実行はサイクル■の間において終
了するので、アドレスデータＣＰは１又は６となる。

サイクル■においてフィルタ計算動作の命令がフェッチ
されるので、サイクル■においてフィルタ計算動作が実
際に開始される。このフィルタ計算動作においてはアド
レスデータＣＰが１のときには番地１〜５の係数データ
群Ａの係数データがサイクル毎に読み出されてフィルタ
ａが形成される。アドレスデータＣＰが６のときには番
地６〜１０の係数データ群Ｂの係数データがサイクル毎
に読み出されてフィルタｂが形成される。

発明の効果以上の如く、本発明のＤＳＰにおいては、係数データメ
モリの読み出しアドレスを指定する値を保持する保持手
段が設けられ、プログラムに従って動作し保持手段の保
持値によって指定されるアドレスのデータを係数データ
メモリから読み出して読み出した係数データを含むデー
タを用いて演算手段によって演算動作が行なわれる。ま
た、その演算手段による演算結果に応じて２値のうちの
いずれか１の値を得るフラグレジスタが設けられ、その
フラグレジスタの内容から条件判定した結果に応じて所
定値及びＯのいずれか一方の値を示すデータが切替手段
から選択的に出力され、その切替手段の出力データが示
す値と保持手段の保持値とが加算手段により加算されて
その加算により得られた値がその保持手段に保持される
。よって、プログラムにおいて分岐してその流れを変え
ることを行なわなくて済み、条件判定に応じた係数デー
タメモリの読み出しアドレスを直接指定することができ
る。これによりパイプライン処理を行なう場合に演算結
果を条件として処理するようなプログラム中にデイレイ
スロットを設けずに済み処理時間が短縮化されると共に
、プロクラムの作成を容易なものとすることもできる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図のＤＳＰの動作例を示すためのプロダラムの各ステ
ップ毎の命令を示す図、第３図は第２図のプログラムの
処理時の各段階毎の実行ステップ及び係数データＲＡＭ
の指定アドレス値をサイクル毎に示す図、第４図は従来
のＤＳＰを示すブロック図、第５図は係数データＲＡＭ
の記憶内容を示す図、第６図は第４図に示したＤＳＰの
動作例を示すためのプログラムの各ステップ毎の命令を
示す図、第７図は第６図のプログラムの処理時の各段階
毎の実行ステップ及び係数データＲＡＭの指定アドレス
値をサイクル毎に示す図である。主要部分の符号の説明１３．１９．２５・・・メモリアドレス制御回路１４．
２６・・・係数メモリアドレスレジスタ１７・・・シー
ケンスコントローラ２３・・・判定回路出願人　　　パイオニア株式会社

Claims

【特許請求の範囲】

（１）複数の係数データを記憶した係数データメモリと
、プログラムに従って命令信号を発生する命令発生手段
と、前記係数データメモリの読み出しアドレスを指定す
る値を保持する保持手段を有しその保持値を前記命令信
号に応じて一定値だけ変化させる指定手段と、前記命令
信号に応じて動作し前記保持手段の保持値によって指定
されるアドレスのデータを前記係数データメモリから読
み出して読み出した係数データを含むデータを用いて演
算動作を行なう演算手段と、前記演算手段による演算結
果に応じて２値のうちのいずれか１の値を得るフラグレ
ジスタとを含み、前記指定手段は前記フラグレジスタが
得た値を判別する条件判定手段と、前記条件判定手段の
判定出力に応じて所定値及び０のいずれか一方の値を示
すデータを選択的に出力する切替手段と、前記切替手段
の出力データが示す値と前記保持手段の保持値とを加算
した値を前記保持手段に保持させる手段とを有すること
を特徴とするディシタル信号プロセッサ。
（２）前記所定値は前記プログラム内にデータとして含
まれていることを特徴とする請求項１記載のディシタル
信号プロセッサ。