JPH02100516A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は半導体出力回路に係り、特にバイポーラトラン
ジスタとＣＭＯＳトランジスタとを共存させたデバイス
（以下、Ｂｉ−ＣＭＯＳという。）を用いた出力バッフ
ァ回路の改良に関し、本願第１の発明は出力信号の立下
り時に生じるＧ　Ｎ　Ｄ　ｔｎ圧の変動ノイズを抑制し
うる半導体出力回路を提供することを目的とし、本願第
２の発明は出力信号の立下り時に生じるアンダーシュー
トやリンギングを抑制しうる半導体出力回路を提供する
ことを目的とし、かつ本願第３の発明は出力信号の立下
り時に生じるＧＮＤ電圧電圧−変動ノイズおよびアンダ
ーシュートやリンギングを共に抑制しつる半導体出力回
路を提供することを目的とし、 第１の発明は入力信号の論理レベルに対応して負荷を駆
動するバイポーラ形トランジスタからなる駆動回路と、
前記入力信号の論理レベルに対応して駆動制御信号を出
力するＣＭＯＳ）ランジスタインバータおよび前記駆動
制御信号により前記駆動回路のバイポーラトランジスタ
を制御するＭＯ３Ｉ−ランジスタを有する論理回路と、
を備えた半導体出力回路において、前記論理回路のＭＯ
Ｓトランジスタに前記駆動回路の出力信号を負帰還する
負帰還回路を接続して構成する。第２の発明は入力信号
の論理レベルに対応して負荷を駆動するバイポーラ形ト
ランジスタからなる駆動回路と、前記入力信号の論理レ
ベルに対応して前記駆動回路に駆動制御信号を出力する
論理回路と、を備えた半導休出ツノ回路において、前記
駆動回路の出力端と接地との間に、負荷への配線の特性
インピーダンスと同等のオン抵抗を有し、出力電圧が低
レベルのとき導通ずるＭＯＳトランジスタを接続して構
成する。第３の発明は請求項１記載の半導体出力回路と
請求項３記載の半導体出力回路とを組み合せて構成する
。

〔産業上の利用分野〕

本発明は半導体出力回路に係り、特にバイポーラトラン
ジスタとＣＭＯＳ）ランジスタとを共存させたデバイス
（以下、Ｂｉ−ＣＭＯＳという。）を用いた出力バッフ
ァ回路の改良に関する。

Ｂ１−ＣＭＯＳデバイスは、ＣＭＯＳ）ランジスタの高
集積性および低消費電力性と、バイポーラトランジスタ
の高駆動力性および高速性を共存させたものである。

特に重い負荷を駆動する場合、バイポーラトランジスタ
の高駆動力および高速性の点と、ＣＭＯＳ）ランジスタ
の高集積性を考慮した場合単なるＣＭＯＳトランジスタ
を用いるよりＢ１ＣＭＯＳトランジスタの方が優利であ
る。

かかるＢｉ−ＣＭＯＳ）ランジスタは各積論理回路の出
力回路、バッファあるいはその他の変換回路等に用いら
れている。

〔従来の技術〕

第７図にＢ１−ＣＭＯＳデバイスによる出力回路の概略
を示す。この第７図に示すように、出力回路１００は、
１つのボード１０１内の論理回路１０２の出力を出力パ
ッド１０３を介して他のボド２００内の負荷回路２０１
に入力パッド２０２を介して伝え、負荷回路２０１を駆
動するために用いられる。出力パッド１０３と人力パッ
ド２０２との間はボード配線３００により結線される。

次に、第８図に従来のＢｉ−ＣＭＯＳ技術を用いた出力
回路１００の例を示す。出力回路］００は大別して論理
部１０４と駆動部１０５とからなる。論理部１０４はｐ
チャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳＩ−ラ
ンジスタという。）ＴＰ３とｎチャネル型ＭＯ３Ｉ−ラ
ンジスタ（以下ＮＭＯＳトランジスタという。）ＴＮ３
からなるＣＭＯＳインバータと、制御用のＮＭＯＳトラ
ンジスタＴ　Ｎ　ｓとからなる。駆動部１０５は２個縦
列接続されたバイポーラ型ｎｐｎ　トランジスタ（以下
、駆動トランジスタという。）Ｑ　　、Ｑからなる。Ｃ
ＭＯＳインバータのＰＭＯＳトランジスタＴＰ　　とＮ
ＭＯ３Ｉ−ランジスタＴＮ３のゲ−ト共通接続点から入
力端子ＩＮが導出され、この入力端子ＩＮから駆動トラ
ンジスタＱ１のベースに接続されている。ＰＭＯＳトラ
ンジスタＴＰ　　のソースＳとＮＭＯＳトランジスタＴ
Ｎ３のドレインＤとの接続点Ｐ１とＮＭＯ３）ランジス
タＴ　Ｎ　５のゲートＧとが接続されている。

ＮＭＯ５Ｉ−ランジスタＴＮ５のドレインＤは駆動トラ
ンジスタＱ１のエミッタＥと駆動トランジスタＱ　のコ
レクタＣとの接続点Ｐ２に接続され、ＮＭＯ３Ｉ−ラン
ジスタＴＮ５のソースＳは駆動トランジスタＱ２のベー
スＢに接続されている。

駆動トランジスタＱ１と駆動トランジスタＱ２の接続点
Ｐ２からは出力が導出され、出力パッド１０３に接続さ
れている。この出力パッド１０３に前述の負荷回路２０
１が接続され、その負荷容量をＣとして破線で示してお
く。ＶＤＤは電源電圧、ＶＩＥＥはＧＮＤ電圧である。

次に動作を説明する。

入力端子ＩＮに論理“Ｈ”レベルの信号が入力されると
、ＰＭＯＳＩ−ランジスタＴＰ３はＯＦＦでＮＭＯＳト
ランジスタＴＮ３がＯＮとなる。よって、ＮＭＯ３）ラ
ンジスタＴＮ５のゲートＧが“Ｌ“　レベルとなるから
ＮＭＯ３）ランジスタＴＮ　　はＯＦＦとなり、駆動ト
ランジスタＱ２にはベースＢ電位が与えられないので駆
動トランジスタＱ２はＯＦＦである。このとき、入力信
号が′Ｈ”レベルであるから駆動トランジスタＱ１はＯ
Ｎとなる。駆動トランジスタＱ１がＯＮすると、電源電
圧Ｖ　から駆動トランジスタＱ　１接続点Ｄ１ Ｐ２、出力パッド１０３の経路で負荷容量Ｃに充電電流
ｉｃが流れ、負荷容量Ｃが充電されて負荷回路２０１が
“Ｈ”レベルに駆動される。

一方、入力端子ＩＮに論理“Ｌ″レベル信号が入力され
ると、ＰＭＯＳトランジスタＴ　Ｐ　ｓがＯＮでＮＭＯ
３）ランジスタＴＮ３はＯＦＦとなる。よって、ＮＭＯ
ＳトランジスタＴＮ５のゲートＧが“Ｈ”レベルとなる
からＮＭＯＳトランジスタＴＮ５がＯＮとなる。ＮＭＯ
３）ランジスタＴＮ　　がＯＮになると、接続点Ｐ２か
らＮＭＯＳト ランジスタ Ｑ　のベースＢに接続点Ｐ２の電位“Ｈ”レベルが供給
され、駆動トランジスタＱ２がＯＮとなる。

駆動トランジスタＱ２がＯＮになると、負荷容量Ｃから
放電電流ｉｄが出力パッド１０３、接続点Ｐ２、駆動ト
ランジスタＱ，ＧＮＤ電圧Ｖ　Ｅ　Ｅ　（’）経路で流
れ、負荷容量Ｃのチャージが放電されて負荷回路２０１
は“Ｌ°レベルに引き下げられるよう駆動される。

このように、駆動部１０５では入力端子ＩＮに与えられ
る入力信号の論理に対応して論理部１０４の制御により
駆動トランジスタＱ１と駆動トランジスタＱ２とが交互
にＯＮ−ＯＦＦ動作し、いわゆるプッシュプル動作によ
り負荷回路２０１を強力に高速駆動する。

〔発明が解決しようとする課題〕

上記出力回路１００の第１の問題点は、出力パッド１０
３の出力信号を“Ｌ”レベルに立下げる際に電源配線（
ＧＮＤ電圧ｖＥＥの配線）にラッシュカレント（Ｒｕｓ
ｈ　Ｃｕｒｒｅｎｔ）が流れ込んで誤動作を引き起こす
可能性がある点である。これは、駆動トランジスタＱ２
がスイッチング（ＯＮ）の際に、負荷容ｊＩＣから放電
電流ｉｄがＧＮＤ電圧ｖＥＰ，に流れ込むのであるが、
この放電電流ｉｄがラッシュカレントとして作用し、Ｇ
ＮＤ電圧■ＥＥが変動（上昇）してしまい、電源電圧”
ＤＤとＧＮＤ電圧”ＥＥ相互間の電圧が小さくなること
からしきい値の変動を招くことになるからである。

上記出力回路１００の第２の問題点は、上記うッシュカ
レントの発生に伴なって第５図（Ｃ）の波線で示すよう
に、ＧＮＤ電圧ＶＥＥにアンダーシュート、リンギング
波形が生じる点である。これは出力回路１００の出力イ
ンピーダンスや負荷回路２０１の入力インピーダンスと
ボード配線３００の特性インピーダンスとの整合がとれ
ていない場合に、信号の反射が起こるからである。

以上の問題はＭＯＳ）ランジスタ回路においても問題と
なるが、負荷駆動能力が高く、高速性を有するＢ１−Ｃ
ＭＯＳトランジスタ回路においては一層大きな問題とな
る。

そこで、本願箱１の発明は出力信号の立下り時に生じる
Ｇ　Ｎ　Ｄ　ｔｆｌ圧の変動ノイズを抑制しうる半導体
出力回路を提供することを目的とし、本願箱２の発明は
出力信号の立下り時に生じるアンダーシュートやリンギ
ングを抑制しうる半導体出力回路を提供することを目的
とし、かつ本願箱３の発明は出力信号の立下り時に生じ
るＧＮＤ’？圧■。。

の変動ノイズおよびアンダーシュートやリンギングを共
に抑制しうる半導体出力回路を提供することを目Ｃ白と
する。

〔課題を解決するための手段〕

上記課題を解決するために、本願箱１の発明は、第１図
に示すように、入力信号の論理レベルに対応して負荷を
駆動するバイポーラ形トランジスタからなる駆動回路と
、前記入力信号の論理レベルに対応して駆動制御信号を
出力するＣＭＯＳトランジスタインバータおよび前記駆
動制御信号により前記駆動回路のバイポーラトランジス
タを制御するＭＯＳ）ランジスタを有する論理回路と、
を備えた半導体出力回路において、前記論理回路のＭＯ
Ｓトランジスタに前記駆動回路の出力信号を負帰還する
負帰還回路を接続して構成する。

本願箱２の発明は、第２図に示すように、入力信号の論
理レベルに対応して負荷を駆動するバイポーラ形トラン
ジスタからなる駆動回路と、前記入力信号の論理レベル
に対応して前記駆動回路に駆動制御信号を出力する論理
回路と、を備えた半導体出力回路において、前記駆動回
路の出力端と接地との間に、負荷への配線の特性インピ
ーダンスと同等のオン抵抗を有し、出力電圧が低レベル
のとき導通ずるＭＯＳトランジスタを接続して構成する
。

本願箱３の発明は、第３図に示すように請求項１記載の
！１′、導体出力回路と請求項３記載の半導体出力回路
とを組み合せて構成する。

〔作用〕

第１の発明によれば、入力端子ＩＮの入力信号の論理レ
ベルに対応してＮＭＯＳトランジスタＴＮ５は駆動部１
０５を駆動するが、その出力信号は負帰還回路ＴＮ　　
により負帰還され、駆動部１０５からの出力信号を逆に
変化させるようにＮＭＯＳトランジスタＴ　Ｎ　５をコ
ントロールする。

例えば、出力信号が立下ろうとするとき、立下りを若干
遅らせるようにＮＭＯＳｌ−ランジスタＴ　Ｎ　ｓを動
作させる。このコントロール動作により、出力信号の立
下り時の放電電流ｉｄの速度が弱まり、したがってラッ
シュカレントを抑制する。

その結果ＧＮＤ電圧Ｖ、−変動ノイズの発生を防止する
ことができる。

第２の発明によれば、入力端子ＩＮの入力信号の論理レ
ベルに対応して駆動部１０５は負荷回路２０１を駆動す
るが、駆動部１０５の出力端に接続されたＭＯＳトラン
ジスタＴＮ６によりボード配線３００の特性インピーダ
ンスの整合がとられているため信号の反射が防止され、
かつ、立下り時の放電電流ｉｄを駆動トランジスタＱ２
とともに引抜くためアンダーシュートおよびリンギング
を抑制する。

第３の発明によれば、負帰還回路ＴＮ　　によるラッシ
ュカレントの抑制とともにＭＯＳトランジスタＴＮ６に
よるアンダーシュート、リンギングの抑制が行なわれＧ
ＮＤｆｆｔ圧ＶＥＩＥの変動を効果的に規制でき、誤動
作の発生を防止する。

〔実施例〕

次に、本発明に係る実施例を図面に基づいて説明する。

第１実施例 第４図に第１実施例を示す。この第４図において、第８
図（従来例）と重複する部分には同一の符号を附して以
下説明する。

第４図において第８図と異なる部分は、ＮＭＯＳ）ラン
ジスタＴＮ５のドレインＤとゲートＧとの間にＭＯＳキ
ャパシタンスＴＮ　　を接続した点、接続点Ｐ２とＧＮ
Ｄ電圧ＶＥＥと間にプルダウンＭＯＳトランジスタ（Ｎ
チャネル型）Ｔ　Ｎ　ｅを接続した点、このプルダウン
ＭＯＳトランジスタＴＮ６と入力端子ＩＮとの間にＰＭ
ＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴ
Ｎ１からなるＣＭＯＳインバータを接続した点、このＣ
ＭＯＳインバータと駆動トランジスタＱ２のベースＢと
の間にＰＭＯ３）ランジスタＴ　Ｐ　２およびＮＭＯ３
Ｉ−ランジスタＴＮ２からなるＣＭＯＳインバータを接
続した点、および、ＮＭＯＳ）ランジスタＴＮ３とゲー
トＧ共通のＮＭＯＳトランジスタＴＮ４をそのドレイン
ＤをＮＭＯＳトランジスタＴ　Ｎ　５のソースＳ（すな
わち、駆動トランジスタＱ１のベースＢ）に接続すると
ともにそのソースＳをＧＮＤｍ圧ＶＥＥに接続した点で
ある。

ＭＯＳキャパシタンスＴＮ　　はＭＯＳ）ラングスタの
ゲート・ソース間容量およびゲート・ドレイン容量を利
用したキャパシタンスである。このＭＯＳキャパシタン
スＴＮ　　は出力パッド１０３の出力信号を立下げるた
めのＮＭＯＳトランジスタＴ　Ｎ　５のＯＮ動作を妨げ
るようＮＭＯＳ）ランジスタＴ　Ｎ　ｓのゲートＧとド
レイン０間をバイパスさせてゲートＧの電位の立下りを
遅くし、それによって負帰還作用する負帰還回路を構成
する（詳細は後述する。） ＣＭＯＳインバータ（ＴＰ　　、ＴＮ１）はプルダウン
ＭＯＳトランジスタＴ　Ｎ　ｅを入力端子ＩＮへの入力
信号論理に対応させ、出力パッド１０３の出力信号の立
下がり時にプルダウンＭＯＳトランジスタＴＮ６をＯＮ
させるものである。

プルダウンＭＯＳ）ランジスタＴＮ６はＯＮ抵抗として
出力パッド１０３と入力パッド２０２間のボード配線３
００の特性インピーダンスに適合するインピーダンス（
数十〜数百Ω）を有し、出力回路１００の出力インピー
ダンスと特性インピーダンスとの整合をとるためのもの
であり、出力パッド１０３の出力信号の”Ｌ”レベルの
時にＯＮとなって作用する。

ＰＭＯＳトランジスタＴ　Ｐ　２とＮＭＯＳトランジス
タＴＮ２からなるＣＭＯＳインバータは、ＰＭＯ３）ラ
ンジスタＴＰ［とＮＭＯＳトランジスタＴＮ２からなる
ＣＭＯＳインバータを挿入したので駆動トランジスタＱ
２に与える信号論理を戻すためである。

ＮＭＯＳトランジスタＴ　Ｎ　ａはＰＭＯ３ｈランジス
タＴＰ　　とＮＭＯＳトランジスタＴ　Ｎ　＋を挿人し
たことによる信号論理の変化に応じて正しく駆動トラン
ジスタＱ１を駆動するためのものである。

次に動作を説明する。

第５図に各部の信号のタイムチャートを示す。

入力端子ＩＮの入力信号が“Ｈ”レベルに立上ると（第
５図（ａ））　　　ＰＭＯＳトランジスタＴＰ３はＯＦ
ＦでＮＭＯ５Ｉ−ランジスタＴ　Ｎ　ａはＯＮ、接続点
Ｐ１はＬ”　レベルとなり、ＮＭＯＳトランジスタＴ　
Ｎ　５はＯＦＦでＮＭＯＳトランジスタＴＮ４はＯＮと
なる。よって、駆動トランジスタＱ２はＯＦＦである。

このときＮＭＯＳ）ランジスタＴＮｌはＯＮであり、プ
ルダウンＭＯＳトランジスタＴＮ６はＯＦＦとなる。

ＮＭＯＳトランジスタＴＮ１がＯＮだとＰＭＯＳトラン
ジスタＴ　Ｐ　２がＯＮとなり、駆動トランジスタＱ１
のベースＢ電源電圧ＶＤＤか与えられるので駆動トラン
ジスタＱ１はＯＮとなる。駆動トランジスタＱ１のＯＮ
により電源電圧ＶＤＤが駆動トランジスタＱ　１接続点
Ｐ　１出力パツド１０３、負荷容量Ｃの経路で充電電流
ｉｃが流れ、負荷容量Ｃは充電される。このように、出
力回路１００は入力端子ＩＮが“Ｈ“レベルのとき出力
パッド１０３に“Ｈ”レベルの出力信号を出力し、負荷
回路２０１を″Ｈルベルに駆動する。

一方、入力端子ＩＮの入力信号が“Ｌ”レベルに立下が
ると（第５図（ａ））　、ＰＭＯ３トランジスタＴＰ３
がＯＮとなる。ＰＭＯＳトランジスタＴ　Ｐ　ａがＯＮ
になると、接続点Ｐ１の電位は“Ｈ゛レベル立上ろうと
する（第５図（ｂ））。

しかし、電源電圧ＶＤＤからＰＭＯＳトランジスタＴＰ
３を介してＭＯＳキャパシタンスＴＮｏに充電電流ｉ　
　が流れ、ＭＯＳキャパシタンスＮＣ ＴＮ　　の充電が完了するまで接続点Ｐ１はＨ”レベル
にならない。つまり、ＭＯＳキャパシタンスＴＮ　　の
充電時定数分だけ接続点Ｐ１の信号の立上りが遅れるこ
とになる（第５図（ｂ）　、Ｖ、１参照。）その結果、
ＮＭＯＳトランジスタＴＮ５のゲートＧ電位の”Ｈ″レ
ベルの立上がりが遅れ、その遅れ時間だけ遅れてＮＭＯ
ＳトランジスタＴ　Ｎ　５がＯＮとなり、これに追従し
て駆動トランジスタＱ２がＯＮとなる。この駆動トラン
ジスタＱ２のＯＮにより負荷容ｆｆ１Ｃの充電電荷が出
力パッド１０３、接続点Ｐ　、駆動トランジスタＱ、Ｇ
ＮＤ電圧■Ｅ−経路で放電され、放電型流ｉｄが流れる
。このように、出力回路１００は入力端子ＩＮが″Ｌル
ベルになるとき、出力パッド１０３に“Ｌ”レベルの出
力信号を出力、つまり、“Ｌ“レベルに立下げて負荷回
路２０１を“Ｌ”レベルに駆動する。しかし、この立下
がり時には、ＭＯＳキャパシタンスＴＮ　　の作用、す
なわち負帰還作用により立下がり速度をなだらかなもの
とするため、放電電流１ｄがラッシュカレントのように
急峻に立下がることがなく、それによってＧＮＤ［圧Ｖ
ＥＥの変動を抑制することができる。

また、入力端子ＩＮが“Ｌ”レベルに立下がると、ＰＭ
ＯＳトランジスタＴＰｌがＯＮとなるため、電源電圧Ｖ
ＤＤがプルダウンＭＯＳトランジスタＴ　Ｎ　ｅのゲー
トＧに供給され、プルダウンＭＯＳトランジスタＴＮ６
がＯＮとなる。したがって、放電電流ｉｄはこのプルダ
ウンＭＯＳトランジスタＴＮ６を経由してＧＮＤ電圧Ｖ
ＩＥＥに落ちる成分と、駆動トランジスタＱ２を介して
ＧＮＤ電圧ＶＥＥに落ちる成分とに分流される。このこ
とは、駆動トランジスタサイズ由の放電電流ｉｄとプル
ダウンＭＯＳトランジスタＴＮ６経由の放電電流ｉｄと
のタイミングを異ならしめてＧＮＤ電圧ＶＢＩＥへの放
電電流ｉｄの突入速度の緩衝に寄与することとなる。し
たがって、出力信号のアンダーシュートを防止できる。

さらに、プルダウンＭＯＳトランジスタＴＮ６のＯＮ抵
抗はボード配線３００の特性インピーダンスとマツチン
グがとられているため、インピーダンスのミスマツチン
グによるボード配線３００上での信号の反射をなくすこ
とができ、立下がり信号のリンギングの発生を防止でき
る。

次に、プルダウンＭＯＳトランジスタＴＮ　　のＯＮＮ
抵抗６Ｎをボード配線３００の特性インピーダンスＺに
マツチングさせるために必要なトランジスタサイズ（チ
ャネル長Ｌｅｒｆ”チャネル幅Ｗｅｒｒの決定手法につ
いて説明する。

長チャネル条件でのＶ　１■　とＩ　を結びっＤＳ　　
　　ＧＳ　　　　Ｄ ける関係式は、ｖＤｓが十分小さいという条件下で（１
）式において、ＶＤｓは十分小さいという条件から右辺
第２項（１／２・ＶＤＳ”）を省略し、またＶＣ＝ＶＤ
ＤであるからＯＮ抵抗ＲｏＮはとなる。ここに、βは である。

上記（２）式と（３）式より特性インピーダンスＺは ・・・　（４） となる。ここに、 である。

上記（４）式を満たすように、チャネル長Ｌ　　１チャ
ネル幅Ｗ　　を決めればよい。

ｅｒｒｅｆ’　ｒ 第２実施例 第６図に第２実施例を示す。この第６図において第４図
（第１実施例）と重複する部分には同一符号を附して以
下説明する。

この実施例は、第４図の実施例にトライステート（Ｔｒ
ｌｓｔａｔθ）コンロール回路を付加したものである。

トライステートコントロール回路とは、多数の信号源を
バスに接続した場合に、同一時刻には唯一つの信号源の
信号のみバスに与えないように、池の信号源の出力をバ
スから切離す（ハイインピーダンス）ようコントロール
する回路である。

すなわち、このトライステートコントロール回路を付加
した出力回路１００は、例えばバスドライバ等に用いる
ことができる。

したがって、第６図と第４図とで異なる部分は、トライ
ステート入力端子ＩＮ　　　５ＴＮ７゜ｒｉ ＴＰ　　　　　ＴＰ　　　　　ＴＮ　　　　　ＴＰ　　
　　　ＴＮ７°　　　　　８°　　　　　８°　　　　
　９°　　　　　９ＴＰ　　、ＴＮ　　、ＴＰ　　　Ｔ
Ｎｌ、を付加した点でｔｏ　　　　　　　ｔｏ　　　　
　　　ｔｔ’ある。

次に動作を説明する。

入力端子ＩＮの“Ｈ“Ｌ”のレベル変化時の動作は第４
図と同様なので説明を省略し、以下トライステート動作
のみを説明する。

トライステート入力端子ＩＮ　　　の入力コントｒｉ ロール信号が“Ｈ”レベルの場合、ＴＰＴはＯＦＦ、Ｔ
Ｐ９がＯＦＦなので駆動トランジスタＱ、Ｑ２の０Ｎ−
ＯＦＦは入力端子ＩＮの入力論理に従うことになる。

トライステート入力端子ＩＮ　　　の入力コントｒｉ ロール信号が′Ｌ″レベルの場合、駆動トランジスタＱ
　ＩＱ２は共にＯＦＦで高インピーダンス■ 状態となって、出力パッド１０３は負荷回路２０１から
切離されることになる。すなわち、トライステート入力
端子ＩＮ　　　が“Ｌ”レベルのｒｉ 場合、Ｔ　Ｐ　９がＯＮ、ＴｐＨがＯＦＦ、ＴＮｌｌが
ＯＮとなり、駆動トランジスタＱ１はＯＦＦで高インピ
ーダンス状態となる。また、Ｔ　Ｐ−ｔはＯＮ。

Ｔ　Ｐ　ｓがＯＦＦでＴＮ３が０ＮＳＴＮ４がＯＮであ
るから駆動トランジスタＱ２もＯＦＦとなる。

したがって、“Ｌ”レベルの場合この出力回路１００は
働かない。

〔発明の効果〕

以上述べたように、第１の発明によれば、出力信号を負
帰還するため出力信号の立下り時の放電時間を遅らせる
ため、電源配線へのラッシュカレントの突入を抑制し、
電源配線に乗るノイズおよびアンダーシュートの発生を
防止できる。

第２の発明によれば、出力インピーダンスを配線の特性
インピーダンスの整合をとることができるので立下がり
信号のアンダーシュートや信号端での反射防止によるリ
ンギングの発生を防止できる。、 第３の発明によれば、第１の発明と第２の発明とのＦ１
１乗効果により、電源配線に乗るノイズ、立下がり信号
のアンダーシュートおよびリンギングの発生を共に防止
できる。

【図面の簡単な説明】

第１図は第１の発明の原理説明図、 第２図は第２の発明の原理説明図、 第３図は第３の発明の原理説明図、 第４図は本発明の第１実施例を示す回路図、第５図は第
４２各部の信号の波形図、 第６図は本発明の第２実施例を示す回路図、第７図は従
来の出力回路の概要図、 第８図は従来の出力回路の回路図である。 １００・・・出力回路 １０１・・・ボード １０２・・・論理回路 １０３・・・出力パッド ２００・・・ボード ２０１・・・負荷回路 ２０２・・・入力パッド ＩＮ・・・入力端子 Ｔ　Ｐ　ｓ・・・ＰＭＯＳトランジスタＴＮ３・・・Ｎ
ＭＯＳトランジスタ Ｔ　Ｎ　５・・・ＮＭＯＳトランジスタＴＮ　　・・・
ＭＯＳキャパシタンス Ｔ　Ｎ　ｅ・・・プルダウンＭＯ３Ｉ−ランジスタＱ　
　、Ｑ　　・・・駆動トランジスタｐ、ｐ２・・・接続
点 本発明の第１実施例を示す回路図 第４図 第４図番部の信号の波形図 第　　５　　図 ’７ｏ。 本発明の第２実施例を示す回路図 従来の出力回路の概要図 第７図 従来の出力回路の回路図 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、入力信号（ＩＮ）の論理レベルに対応して負荷（２
   ０１）を駆動するバイポーラ形トランジスタ（Ｑ＿１、
   Ｑ＿２）からなる駆動回路（１０５）と、前記入力信号
   の論理レベルに対応して駆動制御信号を出力するＣＭＯ
   Ｓトランジスタインバータ（ＴＰ＿３、ＴＮ＿３）およ
   び前記駆動制御信号により前記駆動回路（１０５）のバ
   イポーラトランジスタ（Ｑ＿１、Ｑ＿２）を制御するＭ
   ＯＳトランジスタ（ＴＮ＿５）を有する論理回路（１０
   ４）と、を備えた半導体出力回路において、 前記論理回路（１０４）のＭＯＳトランジスタ（ＴＮ＿
   ５）に前記駆動回路（１０５）の出力信号を負帰還する
   負帰還回路（ＴＮ＿ｃ）を接続したことを特徴とする半
   導体出力回路。 ２、請求項１記載の半導体出力回路において、駆動回路
   （１０５）は縦列接続されたプルアップトランジスタ（
   Ｑ＿１）およびプルダウントランジスタ（Ｑ＿２）を有
   し、前記両トランジスタの接続点（Ｐ＿２）から出力端
   子（１０３）が導出され、論理回路（１０４）のＣＭＯ
   Ｓトランジスタインバータ（ＴＰ＿３、ＴＮ＿３）は前
   記プルアップトランジスタ（Ｑ＿１）またはプルダウン
   トランジスタ（Ｑ＿２）のいずれか一方に駆動制御信号
   を出力すべく構成され、このＣＭＯＳトランジスタイン
   バータ（ＴＰ＿３、ＴＮ＿３）の出力端（Ｐ＿１）にＭ
   ＯＳトランジスタ（ＴＮ＿５）のゲートが接続され、こ
   のＭＯＳトランジスタ（ＴＮ＿５）のドレインが前記駆
   動回路（１０５）の接続点（Ｐ＿２）に接続され、ソー
   スが前記プルアップトランジスタ（Ｑ＿１）またはプル
   ダウントランジスタ（Ｑ＿２）のいずれか一方のベース
   に接続され、 負帰還回路は前記ＭＯＳトランジスタ（ＴＮ＿５）のド
   レインとゲートとの間にキャパシタ（ＴＮ＿ｃ）が接続
   されて構成されていることを特徴とする半導体出力回路
   。 ３、入力信号（ＩＮ）の論理レベルに対応して負荷（２
   ０１）を駆動するバイポーラ形トランジスタ（Ｑ＿１、
   Ｑ＿２）からなる駆動回路（１０５）と、前記入力信号
   の論理レベルに対応して前記駆動回路（１０５）に駆動
   制御信号を出力する論理回路（１０４）と、を備えた半
   導体出力回路において、 前記駆動回路（１０５）の出力端（１０３）と接地（Ｖ
   ＿Ｅ＿Ｅ）との間に、負荷（２０１）への配線（３００
   ）の特性インピーダンス（Ｚ）と同等のオン抵抗（Ｒ＿
   Ｏ＿Ｎ）を有し、出力電圧が低レベルのとき導通するＭ
   ＯＳトランジスタ（ＴＮ＿６）を接続したことを特徴と
   する半導体出力回路。