JPH0210176A - テスト端子を持つ半導体集積回路 - Google Patents
テスト端子を持つ半導体集積回路Info
- Publication number
- JPH0210176A JPH0210176A JP63160508A JP16050888A JPH0210176A JP H0210176 A JPH0210176 A JP H0210176A JP 63160508 A JP63160508 A JP 63160508A JP 16050888 A JP16050888 A JP 16050888A JP H0210176 A JPH0210176 A JP H0210176A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- shift register
- outside
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はケートアレイの故障検出率を高めるため、集積
回路の任意のテストポイントに対し外部からのアクセス
を可能にしたテスｌ〜端子を持つ半導体集積回路に関す
る。
回路の任意のテストポイントに対し外部からのアクセス
を可能にしたテスｌ〜端子を持つ半導体集積回路に関す
る。
［従来の技術］
従来より、ゲートアレイの故障検出率を向上させるため
、集積回路の外部にデス１〜端子を設けると共に、この
テスト端子からの信号入力によって集積回路（ＬＳ Ｉ
）内部の任意のナスｌ−ポイントに対し外部からのア
クセスを可能にした回路が知られている。
、集積回路の外部にデス１〜端子を設けると共に、この
テスト端子からの信号入力によって集積回路（ＬＳ Ｉ
）内部の任意のナスｌ−ポイントに対し外部からのア
クセスを可能にした回路が知られている。
第６図はこの種のＬＳＩの一例を示す。ＬＳｌｌは外部
端子として通常のゲートアレイ入出力ピン２の他にＴＥ
ＳＴＩ端子３とＴＥＳＴ２端子４とを備え、これらＴＥ
ＳＴＩ端子３とＴＥＳＴ２端子４とを介して、例えは、
ゲートアレイ５の内部に設けた複数のフリップフロップ
のリセット端子等のテストポイント６ （Ｘｏ 、 Ｘ
＋ ）に独立にリセットパルスを供給するようにしてい
た。
端子として通常のゲートアレイ入出力ピン２の他にＴＥ
ＳＴＩ端子３とＴＥＳＴ２端子４とを備え、これらＴＥ
ＳＴＩ端子３とＴＥＳＴ２端子４とを介して、例えは、
ゲートアレイ５の内部に設けた複数のフリップフロップ
のリセット端子等のテストポイント６ （Ｘｏ 、 Ｘ
＋ ）に独立にリセットパルスを供給するようにしてい
た。
［発明が解決しようとする課題］
しかしながら、上述した従来のテスト端子付きＬＳＩで
は、テストポイントが増えると、これに伴って設けるべ
きテスト端子も増えるという問題点があった。本来、ゲ
ートアレイの入出力ピンはその本来の機能を外部へ伝達
するために存在するものである。従って、内部のテスト
用に多数の外部端子を設けるのは好ましくない。また、
ターゲットとなるゲートアレイのテストポイントに対す
るアクセスの設定手続きは、可及的に少なくする必要が
ある。
は、テストポイントが増えると、これに伴って設けるべ
きテスト端子も増えるという問題点があった。本来、ゲ
ートアレイの入出力ピンはその本来の機能を外部へ伝達
するために存在するものである。従って、内部のテスト
用に多数の外部端子を設けるのは好ましくない。また、
ターゲットとなるゲートアレイのテストポイントに対す
るアクセスの設定手続きは、可及的に少なくする必要が
ある。
本発明はかかる問題点に鑑みてなされたものであって、
少ないテスト用外部端子数及び少ない手続きで多数のテ
ストポイントに対する外部からのアクセスを可能にし、
より一層の故障検出率の向上を図ることができるテスト
端子を持つ半導体集積回路を提供することを目的とする
。
少ないテスト用外部端子数及び少ない手続きで多数のテ
ストポイントに対する外部からのアクセスを可能にし、
より一層の故障検出率の向上を図ることができるテスト
端子を持つ半導体集積回路を提供することを目的とする
。
［課題を解決するための手段］
本発明に係る半導体集積回路は、少なくとも２つのテス
ト用外部端子と、１ビットが第１の状態、他のビットが
第２の状態であるデータを格納し前記テスト用外部端子
を介して入力されるクロック信号に従って上記データを
リング状にシフトさせるシフトレジスタと、このシフト
レジスタのパラレル出力の各ビットに対応して設けられ
前記テスト用外部端子を介して入力されるトグル信号に
従って前記シフトレジスタのパラレル出力を入力し、入
力が第１の状態であれば出力を反転させ、第２の状態で
あれば保持する複数のフリップフロップと、これらフリ
ップフロップからの出力を前記ナス１〜用外部端子を介
して入力されるイネーブル信号によって入力し対応する
集積回路内部のテストポイントに対し外部からのアクセ
スを可能にする手段とを具備したことを特徴とする。
ト用外部端子と、１ビットが第１の状態、他のビットが
第２の状態であるデータを格納し前記テスト用外部端子
を介して入力されるクロック信号に従って上記データを
リング状にシフトさせるシフトレジスタと、このシフト
レジスタのパラレル出力の各ビットに対応して設けられ
前記テスト用外部端子を介して入力されるトグル信号に
従って前記シフトレジスタのパラレル出力を入力し、入
力が第１の状態であれば出力を反転させ、第２の状態で
あれば保持する複数のフリップフロップと、これらフリ
ップフロップからの出力を前記ナス１〜用外部端子を介
して入力されるイネーブル信号によって入力し対応する
集積回路内部のテストポイントに対し外部からのアクセ
スを可能にする手段とを具備したことを特徴とする。
［作用］
本発明においては、テスト用外部端子を介してクロック
信号を入力すると、シフ１ヘレジスタに保持されたデー
タの第１の状態の位置が変化し、この第１の状態を任意
のフリップフロップの入力として与えることができる。
信号を入力すると、シフ１ヘレジスタに保持されたデー
タの第１の状態の位置が変化し、この第１の状態を任意
のフリップフロップの入力として与えることができる。
第１の状態が入力として与えられたフリップフロップは
、テスト用外部端子から入力されるトグル信号によって
その出力状態を変化させる。従って、シフトレジスタの
シフト操作とフリップフロップのトグル動作とを適宜組
み合わせることにより少ない操作でフリップフロップの
任意の出力状態を外部から設定できる。
、テスト用外部端子から入力されるトグル信号によって
その出力状態を変化させる。従って、シフトレジスタの
シフト操作とフリップフロップのトグル動作とを適宜組
み合わせることにより少ない操作でフリップフロップの
任意の出力状態を外部から設定できる。
このフリップフロップの出力に基いて所定のテストポイ
ントに対する外部からのアクセスが可能になる。
ントに対する外部からのアクセスが可能になる。
本発明によれば、テストポイントの数はフリップフロッ
プの出力ビット数によって決まり、且つ、その出力の設
定は外部からのシフト操作により行えるので、外部端子
数はわずかで足りる。このため、少ない外部端子数及び
少ない操作で多数のテストポイントに対する外部からの
アクセスが可能である。
プの出力ビット数によって決まり、且つ、その出力の設
定は外部からのシフト操作により行えるので、外部端子
数はわずかで足りる。このため、少ない外部端子数及び
少ない操作で多数のテストポイントに対する外部からの
アクセスが可能である。
［実施例］
以下、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るテスト端子付きＬＳＩの
一部を示すブロック図である。
一部を示すブロック図である。
このＬＳＩは通常のゲートアレイ入出力ピン（図示せず
）の他にテスト用外部端子としてＴＥＳＴＩ端子１１と
ＴＥＳＴ２端子１２とを備えている。ＴＥＳＴ１端子１
１及びＴＥＳＴ２端子１２に外部から与えられる信号は
、この信号の供給形態に応じ、Ｌ Ｓ Ｉの内部におい
て、インバータ］３及び２つのＡＮＤゲート１４．１５
からなる論理回路Ｙ［によってクロック信号ＣＫ、トグ
ル信号ＴＧ及びイネーブル信号ＥＮＢに夫々変換される
。
）の他にテスト用外部端子としてＴＥＳＴＩ端子１１と
ＴＥＳＴ２端子１２とを備えている。ＴＥＳＴ１端子１
１及びＴＥＳＴ２端子１２に外部から与えられる信号は
、この信号の供給形態に応じ、Ｌ Ｓ Ｉの内部におい
て、インバータ］３及び２つのＡＮＤゲート１４．１５
からなる論理回路Ｙ［によってクロック信号ＣＫ、トグ
ル信号ＴＧ及びイネーブル信号ＥＮＢに夫々変換される
。
クロック信号ＣＫは、４ビットのシフトレジスタ１７の
シフトクロック端子Ｃに与えられている。
シフトクロック端子Ｃに与えられている。
シフトレジスタ１７は、初期値として第２図に示ず゛よ
うに、出力Ｑｏのみが１′″ （第１の状態）、出力Ｑ
＋乃至Ｑ３が“’Ｏ”（第２の状態）のデータを保持し
、クロック信号ＣＫに従ってそのデータをＱ。−＋Ｑ１
→Ｑ２−→Ｑ ３ →Ｑ ｏと巡回シフトさせるものと
なっている。シフトレジスタのバラレル出力Ｑｏ乃至Ｑ
３は夫々ＪＫフリップフロップ１８，１９，２０．２１
の各Ｊ、に端子に与えられている。Ｊ Ｋフリップフロ
ップ１８乃至２１は、その出力Ｒｏ乃至Ｒ３の初期値が
第３図に示すように全てパ０′″であり、第４図に示す
ようにＪ、に端子に共に０″が与えられた状態て、Ｃ（
クロック）端子にトグル信号ＴＧが与えられてもその出
力Ｒゎは変化しないが、Ｊ、に端子に共に１″が与えら
れた状態でＣ端子にトグル信号ＴＧが入力されると、そ
の立上りエツジで出力Ｒ，を反転させるものとなってい
る。これらＪ Ｋフリップフロップ１８乃至２１の出力
Ｒ８乃至Ｒ５は、夫々デコーダ２２の入力Ａ３乃至Ａｏ
に与えられている。
うに、出力Ｑｏのみが１′″ （第１の状態）、出力Ｑ
＋乃至Ｑ３が“’Ｏ”（第２の状態）のデータを保持し
、クロック信号ＣＫに従ってそのデータをＱ。−＋Ｑ１
→Ｑ２−→Ｑ ３ →Ｑ ｏと巡回シフトさせるものと
なっている。シフトレジスタのバラレル出力Ｑｏ乃至Ｑ
３は夫々ＪＫフリップフロップ１８，１９，２０．２１
の各Ｊ、に端子に与えられている。Ｊ Ｋフリップフロ
ップ１８乃至２１は、その出力Ｒｏ乃至Ｒ３の初期値が
第３図に示すように全てパ０′″であり、第４図に示す
ようにＪ、に端子に共に０″が与えられた状態て、Ｃ（
クロック）端子にトグル信号ＴＧが与えられてもその出
力Ｒゎは変化しないが、Ｊ、に端子に共に１″が与えら
れた状態でＣ端子にトグル信号ＴＧが入力されると、そ
の立上りエツジで出力Ｒ，を反転させるものとなってい
る。これらＪ Ｋフリップフロップ１８乃至２１の出力
Ｒ８乃至Ｒ５は、夫々デコーダ２２の入力Ａ３乃至Ａｏ
に与えられている。
デコーダ２２はＡ３ 、Ａ２ 、Ａ １．ＡＯを入力す
るとバイナリ−値Ａ３．Ａ２．Ａ、、Ａｏ＝ｊとおけば
、テストポイント２３ （ＸＪ ＞にイネーブル信号Ｅ
Ｎ＝１のときたけ１を出力する。テストポイント２３（
Ｘｊ （ｊ＝０乃至１５））は、例えば、ゲートアレイ
内部のフリップフロップのＲｅ５ｅｔ端子又はｓｅｔ端
子に接続されていて、ＸＪ（ｊ＝ｏ乃至１５）に対して
正極性のパルスが１つ加わるとそれに接続されたフリッ
プフロップが独立にリセッ１〜又はセラ１〜される。
るとバイナリ−値Ａ３．Ａ２．Ａ、、Ａｏ＝ｊとおけば
、テストポイント２３ （ＸＪ ＞にイネーブル信号Ｅ
Ｎ＝１のときたけ１を出力する。テストポイント２３（
Ｘｊ （ｊ＝０乃至１５））は、例えば、ゲートアレイ
内部のフリップフロップのＲｅ５ｅｔ端子又はｓｅｔ端
子に接続されていて、ＸＪ（ｊ＝ｏ乃至１５）に対して
正極性のパルスが１つ加わるとそれに接続されたフリッ
プフロップが独立にリセッ１〜又はセラ１〜される。
第５図はこの回路の動作例を示す。先ず、ＪＫフリップ
フロップ１８乃至２１の出力Ｒ６，Ｒ１゜Ｒ２，Ｒ３＝
”Ｏ″′であるから、ＴＥＳＴ１端子１１が１″′の
状態でＴＥＳＴ２端子１．２にパルスが１つ入力される
と、イネーブル信号ＥＮＢがコーグ２２に与えられ、Ａ
ｏ、、Ａ、＋’ Ａ２．Ａ。
フロップ１８乃至２１の出力Ｒ６，Ｒ１゜Ｒ２，Ｒ３＝
”Ｏ″′であるから、ＴＥＳＴ１端子１１が１″′の
状態でＴＥＳＴ２端子１．２にパルスが１つ入力される
と、イネーブル信号ＥＮＢがコーグ２２に与えられ、Ａ
ｏ、、Ａ、＋’ Ａ２．Ａ。
−“０″をデコードした出力（Ｘｏ）に」１記パルスに
同期したパルスが発生ずる。このパルスによりテストポ
イン＋Ｘｏに独立にパルスを与えることができる。
同期したパルスが発生ずる。このパルスによりテストポ
イン＋Ｘｏに独立にパルスを与えることができる。
続いて、ＴＥＳＴＩ端子］１を′０″にしてＴＥＳＴ２
端子１２に直列パルスを３つ与えると、これがクロック
信号ＣＫとしてシフ１−レジスタに与えられ、その初期
値Ｑｏ −” １ ” 、 Ｑ＋乃至Ｑ３ ＝ ” ０
”が巡回シフトされてＱ３ ＝ ” １ ”、Ｑｏ乃
至Ｑ２−” Ｏ”となる。ここでＴＥＳＴＩ端子１１の
信号が立上ると、Ｊ Ｋフリップフロップ１９乃至２１
はその出力Ｒ８乃至Ｒ２＝”Ｏ”′を維持し、ＪＫフリ
ップフロップ１８はその出力Ｒ３を′０″′から′１″
に反転させる。これにより、デコーダ２２の入力Ａ３
、 Ａ２ 、 Ａ １． Ａ 。
端子１２に直列パルスを３つ与えると、これがクロック
信号ＣＫとしてシフ１−レジスタに与えられ、その初期
値Ｑｏ −” １ ” 、 Ｑ＋乃至Ｑ３ ＝ ” ０
”が巡回シフトされてＱ３ ＝ ” １ ”、Ｑｏ乃
至Ｑ２−” Ｏ”となる。ここでＴＥＳＴＩ端子１１の
信号が立上ると、Ｊ Ｋフリップフロップ１９乃至２１
はその出力Ｒ８乃至Ｒ２＝”Ｏ”′を維持し、ＪＫフリ
ップフロップ１８はその出力Ｒ３を′０″′から′１″
に反転させる。これにより、デコーダ２２の入力Ａ３
、 Ａ２ 、 Ａ １． Ａ 。
−”０００１”となり、イネーブル信号ＥＮＢが与えら
れるとテストポイントＸ１にパルスを出力することがで
きる。以後同様に、ＴＥＳＴＩ端子１１とＴＥＳＴ２端
子１２とに任意のパルスを供給することにより、ＪＫフ
リップフロップ］８乃至２１の出力状態を任意に設定す
ることができ、これにより、任意のテストポイントＸ、
に対して独立にパルスを与えて、ＬＳＩの内部検査に寄
与することができる。
れるとテストポイントＸ１にパルスを出力することがで
きる。以後同様に、ＴＥＳＴＩ端子１１とＴＥＳＴ２端
子１２とに任意のパルスを供給することにより、ＪＫフ
リップフロップ］８乃至２１の出力状態を任意に設定す
ることができ、これにより、任意のテストポイントＸ、
に対して独立にパルスを与えて、ＬＳＩの内部検査に寄
与することができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記実施例では、論理回路１６を設けて２
つの外部端子（ＴＥＳＴＩ端子１１、ＴＥＳＴ２端子１
２）へパルスを与える方法によって３つの信号ＣＫ、Ｅ
ＮＢ、ＴＧを得ている。そして、これにより、外部端子
数の削減を更に一層図ることができるが、上記３つの信
号を３つの外部端子から別々に入力するようにしても良
い また、上記実施例では１．テスＩ〜ポイン１〜Ｘｏ乃至
Ｘ１５に対し、外部からパルスを入力する例を示したが
、本発明は多数のテストポイントＸｏ乃至Ｘｏから任意
のナス１〜ポイン１〜を選択して、その状態を外部に読
出す検査に対しても適用可能である。この場合には、デ
コーダ２２の代わりにマルチプレクサを使用すれば良い
。
い。例えば、上記実施例では、論理回路１６を設けて２
つの外部端子（ＴＥＳＴＩ端子１１、ＴＥＳＴ２端子１
２）へパルスを与える方法によって３つの信号ＣＫ、Ｅ
ＮＢ、ＴＧを得ている。そして、これにより、外部端子
数の削減を更に一層図ることができるが、上記３つの信
号を３つの外部端子から別々に入力するようにしても良
い また、上記実施例では１．テスＩ〜ポイン１〜Ｘｏ乃至
Ｘ１５に対し、外部からパルスを入力する例を示したが
、本発明は多数のテストポイントＸｏ乃至Ｘｏから任意
のナス１〜ポイン１〜を選択して、その状態を外部に読
出す検査に対しても適用可能である。この場合には、デ
コーダ２２の代わりにマルチプレクサを使用すれば良い
。
［発明の効果］
以上説明したように本発明によれば、シフトレジスタの
シフ１ル操作と、フリップフロップのトグル操作とを適
宜組合わせることにより少ない操作でフリップフロップ
の出力状態を外部から任意に設定できる。そして、対応
可能なデス１ヘボイン１へ数は、シフトレジスタの段数
及びフリップフロップの出力ヒツト数で決まり、しかも
それらの出力の設定は外部からのシフト操作により行う
ことができる。このため、少ない外部端子数及び少ない
操作で多くのテストポイントに対する外部からのアクセ
スが可能になり、故障検出率を高める効果がある。
シフ１ル操作と、フリップフロップのトグル操作とを適
宜組合わせることにより少ない操作でフリップフロップ
の出力状態を外部から任意に設定できる。そして、対応
可能なデス１ヘボイン１へ数は、シフトレジスタの段数
及びフリップフロップの出力ヒツト数で決まり、しかも
それらの出力の設定は外部からのシフト操作により行う
ことができる。このため、少ない外部端子数及び少ない
操作で多くのテストポイントに対する外部からのアクセ
スが可能になり、故障検出率を高める効果がある。
第１図は本発明の実施例に係るテスト端子付きＬＳＩの
要部構成を示すブロック図、第２図は同ＬＳＩにおける
シフトレジスタの初期状態を示す図、第３図は同ＬＳＩ
におけるＪＫフリップフロップの初期状態を示す図、第
４図は同Ｊ Ｋフリップフロップの真理値表を示す図、
第５図は同ＬＳＩの動作波形図、第６図は従来のデスＩ
一端子利きＬＳＩを示すブロック図である。 １；ＬＳＩ、２；ゲートアレイ入出力ピン、３゜１１；
ＴＥＳＴＩ端子、４，１２．ＴＥＳ”Ｆ２端子、５；ゲ
ートアレイ、６．２３；テストポイン）、１６；論理回
路、」７；シフ１〜レジスタ、１８乃至２１；ＪＫフリ
ップフロップ、２２：デコーダ
要部構成を示すブロック図、第２図は同ＬＳＩにおける
シフトレジスタの初期状態を示す図、第３図は同ＬＳＩ
におけるＪＫフリップフロップの初期状態を示す図、第
４図は同Ｊ Ｋフリップフロップの真理値表を示す図、
第５図は同ＬＳＩの動作波形図、第６図は従来のデスＩ
一端子利きＬＳＩを示すブロック図である。 １；ＬＳＩ、２；ゲートアレイ入出力ピン、３゜１１；
ＴＥＳＴＩ端子、４，１２．ＴＥＳ”Ｆ２端子、５；ゲ
ートアレイ、６．２３；テストポイン）、１６；論理回
路、」７；シフ１〜レジスタ、１８乃至２１；ＪＫフリ
ップフロップ、２２：デコーダ
Claims (1)
- （１）少なくとも２つのテスト用外部端子と、１ビット
が第１の状態、他のビットが第２の状態であるデータを
格納し前記テスト用外部端子を介して入力されるクロッ
ク信号に従って上記データをリング状にシフトさせるシ
フトレジスタと、このシフトレジスタのパラレル出力の
各ビットに対応して設けられ前記テスト用外部端子を介
して入力されるトグル信号に従って前記シフトレジスタ
のパラレル出力を入力し、入力が第１の状態であれば出
力を反転させ、第２の状態であれば保持する複数のフリ
ップフロップと、これらフリップフロップからの出力を
前記テスト用外部端子を介して入力されるイネーブル信
号によって入力し対応する集積回路内部のテストポイン
トに対し外部からのアクセスを可能にする手段とを具備
したことを特徴とするテスト端子を持つ半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160508A JPH0210176A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160508A JPH0210176A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210176A true JPH0210176A (ja) | 1990-01-12 |
Family
ID=15716465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160508A Pending JPH0210176A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202220A (ja) * | 1983-05-02 | 1984-11-16 | Mitsui Petrochem Ind Ltd | 共重合ポリアミドの製法 |
-
1988
- 1988-06-28 JP JP63160508A patent/JPH0210176A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202220A (ja) * | 1983-05-02 | 1984-11-16 | Mitsui Petrochem Ind Ltd | 共重合ポリアミドの製法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU593028B2 (en) | Digital intergrated circuit | |
| US5090035A (en) | Linear feedback shift register | |
| CA1218424A (en) | Scannable asynchronous/synchronous cmos latch | |
| US3790885A (en) | Serial test patterns for mosfet testing | |
| US4995039A (en) | Circuit for transparent scan path testing of integrated circuit devices | |
| US4698830A (en) | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit | |
| US7369455B2 (en) | Calibration circuit of a semiconductor memory device and method of operating the same | |
| KR0147619B1 (ko) | 플립플롭 제어기 | |
| US5450418A (en) | Pseudo master slave capture mechanism for scan elements | |
| JP2946658B2 (ja) | フリップフロップ回路 | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| JPH071493B2 (ja) | テスト補助回路 | |
| JPH0572290A (ja) | 半導体集積回路 | |
| US5457699A (en) | Electronic component with a shift register test architecture (boundary scan) | |
| US5068881A (en) | Scannable register with delay test capability | |
| JPH0210176A (ja) | テスト端子を持つ半導体集積回路 | |
| US4617648A (en) | Semiconductor integrated circuit device | |
| JP2748069B2 (ja) | フリップフロップ回路 | |
| US20250364976A1 (en) | Bi-directional scan flip-flop circuit and method | |
| KR0186189B1 (ko) | 마스크롬의 시험회로 | |
| KR20010063539A (ko) | 에프피지에이를 이용한 프로그래머블 메모리테스트장치 | |
| JP2699355B2 (ja) | 集積回路 | |
| JP2002350509A (ja) | 半導体装置 | |
| US6687864B1 (en) | Macro-cell flip-flop with scan-in input | |
| JPH0210175A (ja) | テスト端子を持つ半導体集積回路 |