JPH0572290A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0572290A JPH0572290A JP3153660A JP15366091A JPH0572290A JP H0572290 A JPH0572290 A JP H0572290A JP 3153660 A JP3153660 A JP 3153660A JP 15366091 A JP15366091 A JP 15366091A JP H0572290 A JPH0572290 A JP H0572290A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】
【目的】故障検出率を向上させるテストのための信号の
入出力端子の数を低減するいと共に、ハードウェアのオ
ーバーヘッドを低減する。 【構成】順序回路２ａを構成する所定のフリップフロッ
プ１２に、制御信号ＤＴＣに従ってデータをスルーさせ
るデータスルー手段のトランスファゲートＴ５，Ｔ６を
設ける。順序回路２ａの各フリップフロップ（１１，１
２）は通常のデータの流れの中の構成要素とし、従来の
ようなスキャンパス回路は構成しない。
入出力端子の数を低減するいと共に、ハードウェアのオ
ーバーヘッドを低減する。 【構成】順序回路２ａを構成する所定のフリップフロッ
プ１２に、制御信号ＤＴＣに従ってデータをスルーさせ
るデータスルー手段のトランスファゲートＴ５，Ｔ６を
設ける。順序回路２ａの各フリップフロップ（１１，１
２）は通常のデータの流れの中の構成要素とし、従来の
ようなスキャンパス回路は構成しない。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に組合せ回路及び順序回路を備え、これら回路の故障
検出率の向上を目的とした機能を有する半導体集積回路
に関する。
特に組合せ回路及び順序回路を備え、これら回路の故障
検出率の向上を目的とした機能を有する半導体集積回路
に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路において
は、故障検出率を向上させるため、スキャンパス回路方
式によって順序回路にデータを読込んだり、読出したり
して試験を行っていた。
は、故障検出率を向上させるため、スキャンパス回路方
式によって順序回路にデータを読込んだり、読出したり
して試験を行っていた。
【０００３】図３（Ａ），（Ｂ）はそれぞれ従来の半導
体集積回路のブロック図及びこの半導体集積回路におい
てスキャンパス回路を形成するフリップフロップ回路部
分の回路図である。
体集積回路のブロック図及びこの半導体集積回路におい
てスキャンパス回路を形成するフリップフロップ回路部
分の回路図である。
【０００４】この半導体集積回路は、データＤＩＮ及び
ＤＴに対し所定の組合せ処理を行う第１の組合せ回路１
ａと、複数のフリップフロップ（ラッチ回路）を備えス
キャンモード制御信号ＳＭＣが非能動レベルのとき組合
せ回路１ａからのデータに対し所定の順序処理を行う順
序回路２ｂと、この順序回路２ｂの出力データに対し所
定の組合せ処理を行って出力データＤＯＵＴ及びデータ
ＤＴを出力する第２の組合せ回路１ｂとを有する構成と
なっていた。
ＤＴに対し所定の組合せ処理を行う第１の組合せ回路１
ａと、複数のフリップフロップ（ラッチ回路）を備えス
キャンモード制御信号ＳＭＣが非能動レベルのとき組合
せ回路１ａからのデータに対し所定の順序処理を行う順
序回路２ｂと、この順序回路２ｂの出力データに対し所
定の組合せ処理を行って出力データＤＯＵＴ及びデータ
ＤＴを出力する第２の組合せ回路１ｂとを有する構成と
なっていた。
【０００５】また、この半導体集積回路は、故障検出率
を向上させるため、順序回路２ｂを形成する複数のフリ
ップフロップ１１，１２ａをマルチプレクサ１３を介し
て接続し、スキャンモード制御信号ＳＭＣが能動レベル
のときシフトレジスタとなるようにし、スキャンパス回
路を構成している。そしてこのスキャンパス回路にシリ
アルのスキャンパス用データＳｉを入力し、このスキャ
ンパス回路、すなわち順序回路２ｂでセットされたデー
タを組合せ回路１ｂへ入力し組合せ回路１ｂの出力デー
タＤＯＵＴを確認し、また組合せ回路１ａからのデータ
を順序回路２ｂに取込み確認する、等の試験を行ってい
た。このように、順序回路２ｂをシフトレジスタとする
ことによって半導体集積回路を組合せ回路としてテスト
することができるので、故障検出率を向上させる効果が
あった。
を向上させるため、順序回路２ｂを形成する複数のフリ
ップフロップ１１，１２ａをマルチプレクサ１３を介し
て接続し、スキャンモード制御信号ＳＭＣが能動レベル
のときシフトレジスタとなるようにし、スキャンパス回
路を構成している。そしてこのスキャンパス回路にシリ
アルのスキャンパス用データＳｉを入力し、このスキャ
ンパス回路、すなわち順序回路２ｂでセットされたデー
タを組合せ回路１ｂへ入力し組合せ回路１ｂの出力デー
タＤＯＵＴを確認し、また組合せ回路１ａからのデータ
を順序回路２ｂに取込み確認する、等の試験を行ってい
た。このように、順序回路２ｂをシフトレジスタとする
ことによって半導体集積回路を組合せ回路としてテスト
することができるので、故障検出率を向上させる効果が
あった。
【０００６】なお、フリップフロップ１１（１２ａ，以
下１２ａの構成要素は（）内に示す）は、図３（Ｂ）に
示すように、クロック信号ＣＫ及びその反転信号に従っ
てオン，オフし入力端に供給されたデータを伝達制御す
る第１のトランスファゲートＴ１（Ｔ３）と、この第１
のトランスファゲートＴ１（Ｔ３）の出力データを入力
してそのレベルを反転し出力端へ伝達する第１のインバ
ータＩＶ１（ＩＶ３）と、この第１のインバータＩＶ１
（ＩＶ３）の出力データを入力してそのレベルを反転す
る第２のインバータＩＶ２（ＩＶ４）と、クロック信号
ＣＫ及びその反転信号に従って第１のトランスファゲー
トＴ１（Ｔ３）とは逆にオン，オフし第２のインバータ
ＩＶ２（ＩＶ４）の出力データを第１のインバータＩＶ
１（ＩＶ３）の入力端へ伝達制御する第２のトランスフ
ァゲートＴ２（Ｔ４）とを含んだ構成となっている。
下１２ａの構成要素は（）内に示す）は、図３（Ｂ）に
示すように、クロック信号ＣＫ及びその反転信号に従っ
てオン，オフし入力端に供給されたデータを伝達制御す
る第１のトランスファゲートＴ１（Ｔ３）と、この第１
のトランスファゲートＴ１（Ｔ３）の出力データを入力
してそのレベルを反転し出力端へ伝達する第１のインバ
ータＩＶ１（ＩＶ３）と、この第１のインバータＩＶ１
（ＩＶ３）の出力データを入力してそのレベルを反転す
る第２のインバータＩＶ２（ＩＶ４）と、クロック信号
ＣＫ及びその反転信号に従って第１のトランスファゲー
トＴ１（Ｔ３）とは逆にオン，オフし第２のインバータ
ＩＶ２（ＩＶ４）の出力データを第１のインバータＩＶ
１（ＩＶ３）の入力端へ伝達制御する第２のトランスフ
ァゲートＴ２（Ｔ４）とを含んだ構成となっている。
【０００７】また、フリップフロップ１１のトランスフ
ァゲートＴ１，Ｔ２とフリップフロップ１２ａのトラン
スファゲートＴ３，Ｔ４とは互いに逆のオン，オフ動作
をし、フリップフロップ１１，１２ａで１つのＤ−フリ
ップフロップ（データラッチ回路）を形成している。
ァゲートＴ１，Ｔ２とフリップフロップ１２ａのトラン
スファゲートＴ３，Ｔ４とは互いに逆のオン，オフ動作
をし、フリップフロップ１１，１２ａで１つのＤ−フリ
ップフロップ（データラッチ回路）を形成している。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路は、故障検出率を向上させるために順序回路２ｂ
を、テストモード時スキャンパス回路に組換えてテスト
する構成となっているので、このスキャンパス回路と通
常の順序回路との組換えやスキャンパス回路に対するデ
ータの入出力のために入出力端子が多くなり、また組換
え用のマルチプレクサ１３によるオーバーヘッドが増大
するという問題点があった。
回路は、故障検出率を向上させるために順序回路２ｂ
を、テストモード時スキャンパス回路に組換えてテスト
する構成となっているので、このスキャンパス回路と通
常の順序回路との組換えやスキャンパス回路に対するデ
ータの入出力のために入出力端子が多くなり、また組換
え用のマルチプレクサ１３によるオーバーヘッドが増大
するという問題点があった。
【０００９】本発明の目的は、テストに必要な入出力端
子を少なくすることができ、かつオーバーヘッドを低減
することができる半導体集積回路を提供することにあ
る。
子を少なくすることができ、かつオーバーヘッドを低減
することができる半導体集積回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、入力端に供給されたデータを所定のタイミングでラ
ッチして保持する複数のフリップフロップを備え所定の
順序処理を行う順序回路と、この順序回路の入力端及び
出力端の少なくとも一方に設けられこの順序回路へのデ
ータ又はこの順序回路からのデータに対し所定の組合せ
処理を行う組合せ回路とを有する半導体集積回路におい
て、前記複数のフリップフロップのうちの所定のフリッ
プフロップを、外部からの制御信号により入力端に供給
されるデータをそのまま出力端へ伝達する回路とするデ
ータスルー手段を設けて構成される。
は、入力端に供給されたデータを所定のタイミングでラ
ッチして保持する複数のフリップフロップを備え所定の
順序処理を行う順序回路と、この順序回路の入力端及び
出力端の少なくとも一方に設けられこの順序回路へのデ
ータ又はこの順序回路からのデータに対し所定の組合せ
処理を行う組合せ回路とを有する半導体集積回路におい
て、前記複数のフリップフロップのうちの所定のフリッ
プフロップを、外部からの制御信号により入力端に供給
されるデータをそのまま出力端へ伝達する回路とするデ
ータスルー手段を設けて構成される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例を示すブロック図及びこの実施例のフリップ
フロップ部分の具体例を示す回路図である。
１の実施例を示すブロック図及びこの実施例のフリップ
フロップ部分の具体例を示す回路図である。
【００１３】この実施例が図３（Ａ），（Ｂ）に示され
た従来の半導体集積回路と相違する点は、マルチプレク
サ１３によるスキャンパス用データＳＩＮと通常のデー
タＩＮとの切換えをやめて通常のデータＩＮのみを扱う
ようにしてマルチプレクサ１３をなくし、入力データＤ
ＩＮが組合せ回路１ａ，順序回路２，及び組合せ回路１
ｂを経由して出力データＤＯＵＴとして出力される通常
のデータの経路を流れるようにし、順序回路２に含まれ
る複数のフリップフロップのうちの所定のものを、外部
からの制御信号ＤＴＣにより、入力端に供給されるデー
タをそのまま出力端へ伝達する回路とする、データスル
ー手段を設けた点にある。
た従来の半導体集積回路と相違する点は、マルチプレク
サ１３によるスキャンパス用データＳＩＮと通常のデー
タＩＮとの切換えをやめて通常のデータＩＮのみを扱う
ようにしてマルチプレクサ１３をなくし、入力データＤ
ＩＮが組合せ回路１ａ，順序回路２，及び組合せ回路１
ｂを経由して出力データＤＯＵＴとして出力される通常
のデータの経路を流れるようにし、順序回路２に含まれ
る複数のフリップフロップのうちの所定のものを、外部
からの制御信号ＤＴＣにより、入力端に供給されるデー
タをそのまま出力端へ伝達する回路とする、データスル
ー手段を設けた点にある。
【００１４】このデータスルー手段の具体例としては、
図１（Ｂ）に示すように、フリップフロップ１２ａの第
１のトランスファゲートＴ３と並列に接続され制御信号
ＤＴＣ及びその反転信号によりオン，オフする第３のト
ランスファゲートＴ５と、第２のインバータＩＶ４の出
力端と第１のインバータＩＶ３の入力端との間に第２の
トランスファゲートＴ４と直列に接続され制御信号ＤＴ
Ｃ及びその反転信号より第３のトランスファゲートＴ５
とは逆にオン，オフする第４のトランスファゲートＴ６
とを含む構成となっており、これらトランスファゲート
Ｔ５，Ｔ６を含めてフリップフロップ１２としている。
図１（Ｂ）に示すように、フリップフロップ１２ａの第
１のトランスファゲートＴ３と並列に接続され制御信号
ＤＴＣ及びその反転信号によりオン，オフする第３のト
ランスファゲートＴ５と、第２のインバータＩＶ４の出
力端と第１のインバータＩＶ３の入力端との間に第２の
トランスファゲートＴ４と直列に接続され制御信号ＤＴ
Ｃ及びその反転信号より第３のトランスファゲートＴ５
とは逆にオン，オフする第４のトランスファゲートＴ６
とを含む構成となっており、これらトランスファゲート
Ｔ５，Ｔ６を含めてフリップフロップ１２としている。
【００１５】このフリップフロップ１２は、制御信号Ｄ
ＴＣが能動レベルであればクロック信号ＣＫに関係なく
データスルーとなり、また、制御信号ＤＴＣが非能動レ
ベルのときは、クロック信号ＣＫが能動レベルのとき入
力端のデータを取込みかつスルーし、非能動レベルのと
きは取込んだデータを保持する通常のフリップフロップ
として動作する。
ＴＣが能動レベルであればクロック信号ＣＫに関係なく
データスルーとなり、また、制御信号ＤＴＣが非能動レ
ベルのときは、クロック信号ＣＫが能動レベルのとき入
力端のデータを取込みかつスルーし、非能動レベルのと
きは取込んだデータを保持する通常のフリップフロップ
として動作する。
【００１６】一方、フリップフロップ１１は従来例と同
一で、クロック信号ＣＫが能動レベルのときは前のサイ
クルで取込んだデータを保持し、非能動レベルのときは
入力端のデータを取込みかつスルーする通常のフリップ
フロップとなっている。
一で、クロック信号ＣＫが能動レベルのときは前のサイ
クルで取込んだデータを保持し、非能動レベルのときは
入力端のデータを取込みかつスルーする通常のフリップ
フロップとなっている。
【００１７】これらフリップフロップ１１，１２で、制
御信号ＤＴＣが非能動レベルのときは通常のＤ−フリッ
プフロップ（データラッチ回路）を構成し、能動レベル
のときはクロック信号ＣＫが非能動レベルのときデータ
スルーとなる回路を構成する。従って、順序回路２の所
定のフリップフロップにデータスルー手段を設けること
により、順序回路２をすべてデータスルーの状態とする
ことができ、この状態では組合せ回路１ａ，順序回路
２，組合せ回路１ｂの全体が組合せ回路となるので、こ
れらを組合せ回路としてテストすることができる。
御信号ＤＴＣが非能動レベルのときは通常のＤ−フリッ
プフロップ（データラッチ回路）を構成し、能動レベル
のときはクロック信号ＣＫが非能動レベルのときデータ
スルーとなる回路を構成する。従って、順序回路２の所
定のフリップフロップにデータスルー手段を設けること
により、順序回路２をすべてデータスルーの状態とする
ことができ、この状態では組合せ回路１ａ，順序回路
２，組合せ回路１ｂの全体が組合せ回路となるので、こ
れらを組合せ回路としてテストすることができる。
【００１８】この実施例では、テストのための信号の入
出力端子が、従来例では３つ必要であったものが、制御
信号ＤＴＣ用の１つで済み入出力端子の数を低減するこ
とができる。また従来例のようにスキャンパス用データ
と通常のデータとを切換えるマルチプレクサがなくなる
ので、ハードウェアによりオーバーヘッドを低減するこ
とができる。更に、全体を組合せ回路としてテストでき
るので、テストパターンの作成が容易となる。
出力端子が、従来例では３つ必要であったものが、制御
信号ＤＴＣ用の１つで済み入出力端子の数を低減するこ
とができる。また従来例のようにスキャンパス用データ
と通常のデータとを切換えるマルチプレクサがなくなる
ので、ハードウェアによりオーバーヘッドを低減するこ
とができる。更に、全体を組合せ回路としてテストでき
るので、テストパターンの作成が容易となる。
【００１９】図２（Ａ），（Ｂ）はそれぞれ本発明の第
２の実施例を示すブロック図及びこの実施例のフリップ
フロップ部分の具体例を示す回路図である。
２の実施例を示すブロック図及びこの実施例のフリップ
フロップ部分の具体例を示す回路図である。
【００２０】この実施例は、フリップフロップ１１にも
データスルー手段を設け、これらを含めてフリップフロ
ップ１１ａとし、フリップフロップ１１ａ，１２を、制
御信号ＤＴＣが能動レベルであればクロック信号ＣＫに
関係なくデータスルーとなる回路としたものである。
データスルー手段を設け、これらを含めてフリップフロ
ップ１１ａとし、フリップフロップ１１ａ，１２を、制
御信号ＤＴＣが能動レベルであればクロック信号ＣＫに
関係なくデータスルーとなる回路としたものである。
【００２１】なお、オーバーヘッドは、従来例では２０
〜５０％に達するのに対し、これら実施例では、多くて
も１０％程度である。
〜５０％に達するのに対し、これら実施例では、多くて
も１０％程度である。
【００２２】
【発明の効果】以上説明したように本発明は、順序回路
を形成する複数のフリップフロップを、通常のデータの
流れの中の構成要素とし、これらフリップフロップの所
定のものを、制御信号によりデータスルーさせるデータ
スルー手段を設けた構成とすることにより、従来のよう
なスキャンパス回路を用いなくても故障検出率を向上さ
せるテストが全体を組合せ回路としてできるので、スキ
ャンパス回路と通常回路との切換用のマルチプレクサが
なくなりハードウェアによるオーバーヘッドを低減する
ことができ、また入出力端子の数を低減することができ
る効果がある。
を形成する複数のフリップフロップを、通常のデータの
流れの中の構成要素とし、これらフリップフロップの所
定のものを、制御信号によりデータスルーさせるデータ
スルー手段を設けた構成とすることにより、従来のよう
なスキャンパス回路を用いなくても故障検出率を向上さ
せるテストが全体を組合せ回路としてできるので、スキ
ャンパス回路と通常回路との切換用のマルチプレクサが
なくなりハードウェアによるオーバーヘッドを低減する
ことができ、また入出力端子の数を低減することができ
る効果がある。
【図１】本発明の第１の実施例を示すブロック図及びこ
の実施例のフリップフロップ部分の具体例を示す回路図
である。
の実施例のフリップフロップ部分の具体例を示す回路図
である。
【図２】本発明の第２の実施例を示すブロック図及びこ
の実施例のフリップフロップ部分の具体例を示す回路図
である。
の実施例のフリップフロップ部分の具体例を示す回路図
である。
【図３】従来の半導体集積回路の一例を示すブロック図
及びこの例のフリップフロップ部分の具体例を示す回路
図である。
及びこの例のフリップフロップ部分の具体例を示す回路
図である。
【符号の説明】 １ａ，１ｂ 組合せ回路 ２，２ａ，２ｂ 順序回路 １１，１１ａ，１２，１２ａ フリップフロップ １３ マルチプレクサ ＩＶ１〜ＩＶ４ インバータ Ｔ１〜Ｔ８ トランスファゲート
Claims (2)
- 【請求項１】 入力端に供給されたデータを所定のタイ
ミングでラッチして保持する複数のフリップフロップを
備え所定の順序処理を行う順序回路と、この順序回路の
入力端及び出力端の少なくとも一方に設けられこの順序
回路へのデータ又はこの順序回路からのデータに対し所
定の組合せ処理を行う組合せ回路とを有する半導体集積
回路において、前記複数のフリップフロップのうちの所
定のフリップフロップを、外部からの制御信号により入
力端に供給されるデータをそのまま出力端へ伝達する回
路とするデータスルー手段を設けたことを特徴とする半
導体集積回路。 - 【請求項２】 フリップフロップが、クロック信号に従
ってオン，オフし入力端に供給されたデータを伝達制御
する第１のトランスファゲートと、この第１のトランス
ファゲートの出力データを入力してそのレベルを反転し
出力端へ伝達する第１のインバータと、この第１のイン
バータの出力データを入力してそのレベルを反転する第
２のインバータと、前記クロック信号に従って前記第１
のトランスファゲートとは逆にオン，オフし前記第２の
インバータの出力データを前記第１のインバータの入力
端へ伝達制御する第２のトランスファゲートとを含んで
構成され、データスルー手段が、前記第１のトランスフ
ァゲートと並列に接続され制御信号によりオン，オフす
る第３のトランスファゲートと、前記第２のインバータ
の出力端と前記第１のインバータの入力端との間に前記
第２のトランスファゲートと直列に接続され前記制御信
号により前記第３のトランスファゲートとは逆にオン，
オフする第４のトランスファゲートとを含んで構成され
た請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153660A JP3057814B2 (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
| US07/892,196 US5317205A (en) | 1991-06-26 | 1992-06-02 | Semiconductor integrated circuit and associated test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153660A JP3057814B2 (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572290A true JPH0572290A (ja) | 1993-03-23 |
| JP3057814B2 JP3057814B2 (ja) | 2000-07-04 |
Family
ID=15567398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153660A Expired - Lifetime JP3057814B2 (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317205A (ja) |
| JP (1) | JP3057814B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995008153A1 (en) * | 1993-09-16 | 1995-03-23 | Quality Semiconductor, Inc. | Scan test circuit using fast transmission gate switch |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06506333A (ja) | 1991-03-18 | 1994-07-14 | クウォリティ・セミコンダクタ・インコーポレイテッド | 高速トランスミッションゲートスイッチ |
| TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
| GB9417591D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | Scan testable double edge triggered scan cell |
| US5612632A (en) * | 1994-11-29 | 1997-03-18 | Texas Instruments Incorporated | High speed flip-flop for gate array |
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