JPH0210179A - モノリシック集積回路 - Google Patents

モノリシック集積回路

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JPH0210179A
JPH0210179A JP1035166A JP3516689A JPH0210179A JP H0210179 A JPH0210179 A JP H0210179A JP 1035166 A JP1035166 A JP 1035166A JP 3516689 A JP3516689 A JP 3516689A JP H0210179 A JPH0210179 A JP H0210179A
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circuit
test
macro
circuits
input
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JP1035166A
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Abraham Jongepier
アブラハム・ヨンヘピール
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は少なくとも２つのマクロ回路およびこのマクロ
回路に結合されたテストインターフェース回路に区分け
された機能回路を具え、この機能回路は外部接続部に結
合され、前記テストインターフェース回路を互いに結合
するようにした所定内部構体を有するモノリシック集積
回路に関するものである。
（従来の技術） この種モノリシック集積回路はＩＥＥＥ　ＤＥＳＩＧＮ
　＆ＴＥＳＴ、１９８６年、１２月、第２６−３２頁に
ビーンカー等が発表した論文゛マクロテスティングパに
記載されている。ビーンカー等による上記論文にはモノ
リシック集積回路またはボード」二に群別されてデジタ
ル回路を形成する多数のモノリシック集積回路よりなる
回路であるデジタル回路をテストするマクロ回路への区
分けが提案されており、１つのマクロ回路はＶＬＳＩ　
（超大規模集積回路）設計法に通常用いられる構成ブロ
ック［ＲＡＭ　（リードアクセスメモリ）、ＲＯＭ　（
リードオンリメモリ）、乗算器およびＡＬＵ（アリスメ
チックアンドロジックユニット）のような）構成ブロッ
クへの区分けに関するものである。このデジタル回路は
全体で機能回路を構成する。デジタル回路を１つのモノ
リシック集積回路に組込む場合にはこれをモノリシック
集積回路の外部接続部に接続する必要がある。テストイ
ンターフェース回路（上記文献の特に第３図参照）を経
てマクロ回路の人力／出力をテストの目的でアクセスし
得るようにする。上記文献の第３０頁に記載されたよう
な結合の方法はシフトレジスタを構成するようにしたテ
ストインターフェース回路の結合である。クロック信号
の制御のもとて所定のデータをシフトレジスタにシフト
する。機能回路の正しい動作はシフトレジスタからシフ
トされたデータを分析することにより検査することがで
きる。デジタル回路の特性はかかるテストの方法に好適
である。デジタル回路の正しい作動は分析されたデータ
に基づいて検査することができ、従って分析されたデー
タは供給されたデータよりも充分遅いクロック周期とな
る。しかし、かかるテスト方法は主としてアナログ機能
回路のテストには不適当である。アナログ回路の場合に
は入力信号に対する応答は、デジタルマクロ回路（組合
わせ、逐次またはその組合わせ）の場合におけるように
例えばフリップフロップに記憶し得ない出力信号として
実際上直ちに（リアルタイム）得ることができる。アナ
ログ機能回路のマクロ回路は通常強く相関されるように
なる（リアルタイム）。更に、各々の新たな設計に対し
ては、テスト用のモノリシック集積回路に加える追加の
ハードウェアを用いる提案のテスト方法はマクロ回路を
テストインターフェース回路に結合する方法を、モノリ
シック集積回路の設計フェーズ中関連するソフトウェア
と共に完全に新たに決める必要がある。機能的かつ追加
のハードウェアの設計と発生すべきテストソフトウェア
との間には強い関係が存在する。
本発明の目的は上述した欠点を除去し、簡単に構成し得
る追加のテスト用ハードウェアを具える上述した種類の
モノリシック集積回路を提供せんとするにある。
（課題を解決するための手段） 本発明は少なくとも２つのマクロ回路およびこのマクロ
回路に結合されたテストインターフェース回路に区分け
された機能回路を具え、この機能回路は外部接続部に結
合され、前記テストインターフェース回路を互いに結合
するようにした所定内部構体を有するモノリシック集積
回路において、前記マクロ回路の少なくとも１つに結合
し得るアナログ信号を転送し得るテストバスを具えると
共に前記テストインターフェース回路により制御し得る
結合手段をも設けて前記テストバスを前記マクロ回路の
少なくとも１つの入力／出力に結合し得るようにし、前
記テストバスを追加の外部接続部に結合するか、および
／または前記機能回路の外部接続部に多重結合するよう
にしたことを特徴とする。
これがため、機能回路のマクロ回路は個別に、かつ、リ
アルタイムにテストすることができる。
例えばマクロ回路を発振回路とする場合にはテストバス
を経て出力のみを監視するだけで充分である。即ち、例
えば増幅回路に関連させる場合には入力および出力をテ
ストノ望スに接続する必要がある。例えば好適な区分け
の場合には３本の導体を督するテストバスを選択し得、
これだけで充分である。この場合にはマクロ回路の３つ
の入力／出力側を分析用テストバスに接続することがで
きる。
モノリシック集積回路に追加の接続部を設けるのが不所
望である場合にはテストバスを追加の接続部に接続し得
るようにする。或は又、テスト７　ＮＴスの導体を機能
回路の接続部に対し部分的にまたは全体的に多重化する
ことができる。本発明によるモノリシック集積回路によ
れば、以前に設計したマクロ回路を機能回路に追加する
場合に以前に形成したテストプログラムを用いて以前に
設計したマクロ回路をテストすることができる。この場
合には機能回路に含むべき新たなマクロ回路に対するテ
ストプログラムを形成する必要があるだけである。従っ
て総合的な設計およびデス１−時間を著しく縮小するこ
とができる。更に、種々の設計によって種々のマクロ回
路に対するテストプログラムを同時に形成することがで
きる。これらテストプマクロ回路に対し一旦形成すると
、これらテストプログラムを機能回路の新たな設計のテ
ス１−に後に用いる記録キャリアに記録することができ
る。
本発明モノリシック集積回路の好適な例では、前記テス
トインターフェース回路は前記結合手段を制御する少な
くとも１つの制御フリップフロップを具え、前記テスト
インターフェース回路の制御フリップフロップを互いに
結合し、結合されたフリップフロップをデータ入力端子
に接続すると共にクロック入力端子に接続し、これらデ
ータおよびクロック入力端子を更に外部接続部に接続し
、および／または前記機能回路の外部接続部に、および
／または前記追加の外部接続部に多重接続し得るように
する。クロック入力端子のクロック信号の制御のもとて
データ入力端子を経て制御フリップフロップに存在する
データによってマクロ回路、即ち、テストバスに接続す
べきマクロ回路を選択する。
本発明モノリシック集積回路の他の例では前記制御フリ
ップフロップはシフトレジスタ回路を構成するように結
合し、これらシフトレジスタ回路の入力端子を前記デー
タ入力端子に接続し、前記シフトレジスタ回路の出力端
子を前記結合手段に接続し得るようにする。データ入力
端子の第ルベルの信号をクロックすることにより、次い
てデータ入力端子の第２レヘルの信号をクロ・ツクする
ことにより前記マクロ回路を順次テストノくスに接続す
ることができる。
本発明モノリンツク集積回路の更に他の例では前記結合
手段には前記マクロ回路の少なくとも１つの人力／出力
を前記テストバスに切換えるスイ・ソチを設けると共に
スイッチ制御手段をも設け、このスイッチ制御手段によ
って前記テストインターフェース回路および前記スイ・
ソチを結合し得るようにする。結合手段を制御手段によ
り作動させる場合には前記スイッチによってマクロ回路
の人力／出力側を前記テストバスに接続する。
アナログマクロ回路の入力端子は、結合手段によって前
記テストバスに常時直接接続し得ないようにする。例え
ば、マクロ回路が所定の状況で差動増幅入力段（例えば
、感応性低雑音入力段）を具える場合にはマクロ回路の
作動が通常のモードで妨害されるのを防止するために前
記差動増幅入力段の入力側に追加のハードウェアを直接
結合することはできない。本発明モノリシック集積回路
の他の例では前記機能回路は差動増幅入力段を有するマ
クロ回路を具え、前記結合手段は出力側が前記差動増幅
入力段に並列に接続された追加の差動増幅段を設けると
共に前記デス１−インターフェース回路により制御され
前記差動増幅段のテールに挿入されたスイッチング装置
を具え、このスイッチング装置によって前記差動増幅入
力段および前記追加の差動増幅段を差動増幅入力段によ
り制御すべきマクロ回路の１部分に接続し、前記追加の
差動増幅段の入力側を前記テストバスに接続し得るよう
にする。これがため、テスト中テスト信号は差動増幅入
力段を経てマクロ回路に導入されず、追加の差動増幅段
を経て導入されるようになる。
従って差動増幅段自体を例えばモノリシック集積回路の
全テスト中テストする必要がある。
本発明の好適な例では前記テストインターフェース回路
は入力端子が前記制御フリップフロップの出力側に接続
され、イネーブル入力端子が比較回路の出力端子に接続
されたイネーブル回路を具え、この比較回路は、前記テ
ストインターフェース回路に共通接続されると共に基準
信号供給用の基準入力端子、３値のクロック信号を供給
するクロック入力端子に接続された入力端子、および前
記結合手段に接続されこれをイネーブル状態にするイネ
ーブル回路の出力端子を有するようにする。
これがため制御フリップフロップには、マクロ回路をテ
ストバスに結合することなく、所定のようにデータをま
ず最初に供給することができる。クロック信号が第１お
よび第２レベルを有する場合には制御フリップフロップ
にデータ入力端子を経てデータを供給する。比較回路は
基準入力端子の基準信号と比較されクロック信号の第３
レベルで切換わり、従って全てのマクロ回路がテストバ
スに結合（好適には１度で結合）されるようになる。
本発明モノリシック集積回路の更に好適な例では前記マ
クロ回路の少なくとも１つをデジタル回路とし、テスト
モードにおいて前記結合手段を制御して前記デジタル回
路の逐次論理回路を直列に接続し、前記デジタル回路の
組合わせ論理回路を前記逐次論理回路に対する入力／出
力側に接続し、前記直列接続部はデジタル回路へのデー
タ供給用のデータ入力端子およびデジタル回路からのデ
ータの出力用のデータ出力端子を具え、これらデータ入
力端子およびデータ出力端子を前記テストバスに接続し
得るようにする。この種のデジタルマクロ回路はテスト
バスを経ていわゆる走査テストによりテストすることが
できる。走査テスト自体は前記ビーンカー等による論文
に詳細に記載されている。所定の設計に対し組合わせ回
路のプール式が既知である。逐次回路によって多数の種
々の内部状態を推測することができる。走査テスＩ・を
用いる場合には前記組合わせ回路は直列接続の逐次回路
のテスト中追加のハードウェアによって分離し、従って
、組合わせ回路は逐次回路に対する入力／出力となる。
データを直列接続部に供給することにより、かつ、この
直列接続部からずれたデータを解析することにより、デ
ジタル回路の正しい作動を検査することができる。
（実施例） 図面につき本発明を説明する。
第１図は本発明モノリシック集積回路の１部分を示し、
図中Ｍ１およびＭ２は第１および第２マクロ回路を示す
。この第１および第２マクロ回路Ｍ１およびＭ２は夫々
結合手段に１およびに２とテストインターフェース回路
Ｔ１およびＴ２を具える。このテストインターフェース
回路Ｔ］は、その入力端子Ｔｌｌをデータラインｄ１に
接続する。テストインターフェース回路Ｔ１のクロック
入力端子ｃ１および出力端子Ｔ。
１、を共通りロックラインｃ１およびデータラインｄ１
ニ夫々接続する。テストインターフェース回路ＴＩの場
合と同様に、テストインターフェース回路Ｔ２の入力端
子ＴＩ２．クロック入力端子ｃ２および出力端子ＴＯ２
をデータラインｄ２．クロックラインｃ１およびデータ
ラインｄ３に夫々接続する。結合手段に１およびに２は
その入力端子Ｋｌ＋および旧２を前記出力端子ＴＯＩお
よびＴＯ２に接続する。結合手段に１はスイッチ５ＩＬ
Ｌ、５１１２および５ｏｉｌを制御する制御手段Ａ１．
ｌおよびＡｌ１を具える。同様に結合手段に２は制御手
段Ａ２１およびＡ２２並びにスイッチ５Ｉ２１．ＳＯ２
］および５Ｏ２２をＬする。結合手段に１をテストイン
ターフェース回路Ｔ１によって作動させると、スイッチ
Ｓｔ］１、ＳＮ２および５０１１によって機能サブ回路
Ｆ１の入力１１．１および＋１２並びに出力０１１を通
常のモード人力Ｎ１１ｌおよびＮ１１２並びに通常のモ
ード出力Ｎ０ＩＩがらテストバスｔｂのテストラインｔ
ｂｌ、ｔｂ２およびｔｂ３のテストモードに切換えるよ
うにする。！！Ｕ常のモードでは結合手段を適宜接続し
てテストインターフェース回路が透過性、即ち、マクロ
回路をモノリシック集積回路の設計により決まるように
他のマクロ回路に結合し得るようにする。テストモード
てはマクロ回路は他のマクロ回路に結合されず、テスト
バスを経てテストすることができる。機能区分Ｆ２、入
力端子＋２１およびＮｌ２１、出力端子０２］、　ＮＯ
２＋およびＮ０２２を具えるマクロ回路Ｍ２の制御はマ
クロ回路Ｍ１の制御と全く同一である。モノリシック集
積回路は通常多数の機能サブ回路（マクロ回路）を具え
、これら回路はその全部を図示のようにテストバスに結
合する。通常のモードではマクロ回路を通常のモードの
入力端子層ｘｘおよび出力端子Ｎ０ｘｘを経てモノリシ
ック集積回路の設計により決まるように互いに結合する
。テストモードでは例えばその都度１つのマクロ回路を
テストバスに接続する。線図的に示すスイッチおよび結
合手段は集積回路の型に依存して種々に構成することが
できる。
これらスイッチは例えば制御されたバイポーラスイッチ
とし、前記駆動手段もバイポーラ技術により構成するこ
とができる。また、ＭＯ３技術も容易であり、光技術に
基づ（集積化技術とする。テストインターフェース回路
Ｔ１およびＴ２はシフトレジスタを形成するように結合
されたフリップフロップとすることができる。従って１
ビームパターンはデータラインｄ１を経てシフトレジス
タ回路にシフトすることができる。制御フリップフロッ
プＴｘの出力端子ＴＯｘｘの状態によってマクロ回路が
テストモードにあるか否かを決める。テストインターフ
ェース回路は直列接続とするのが好適である。その理由
は相互接続ラインを最小数とする必要があるからである
。かかる制御手段を具える可制御電子スイッチの例は、
例えばマルチプレクサを示すＭｅＧｒａｗ−Ｈｉｌ１社
、ｌ５ＢＮ　０７−０６４９１７−０．第３２８−３３
５頁、Ｇｒｅａｍｃ　ｅｔ　ａｌ著、「演算増幅器」に
記載されている。
モノリシック集積回路の設計にあたり、設計者が磁気デ
ィスクまたはテープのような記憶媒体に記憶された以前
に設計したマクロ回路を利用し得るハイアラーキ設計法
を用いようにしている。モノリシック集積回路の区分け
をハイアラーキ設計と両立させるようにする場合にはテ
ストプログラムを開発するに要する時間を著しく短縮さ
せることができる。またテストプログラムを少なくとも
部分的に、かつ、自動的に発生させることもできる。
テストプログラムは、これを適宜構成してマクロ回路が
正しく作動するか否かを検査すると共に故障の場合に新
たなアイデアが得られるようにする必要がある。
第２ａ図は第１図に示すテストインターフェース回路の
変形例を示し、図中第］図に示すものと同一部分には同
一符号を付して示す。本例では比較回路ＶＧＩはクロッ
クラインｃ１に接続され、基準信号ｖｅｒ供給用の入力
端子ＩＶＧＩおよび＋１１Ｇ２を具える。
比較回路ＶＧＩの出力端子０ＶＧ１をＡＮＤゲート回路
ＥＮＪの入力端子ＥＮＩＩに接続し、入力端子ＥＮ１２
を出力端子ＴＯＩに接続する。同様に、入力端子ＨＮ２
１およびＥＨ１１を具えるＡｌｒＤゲート回路ＥＮ２を
出力端子０ＶＧ１およびＴＯ２に接続する。ＡＮＤゲー
ト回路ＥＮＩの出力端子ＢＮ１３を結合手段Ｋｌの入力
端子Ｋｌｌに接続し、出力端子Ｐ、Ｎ２３を入力端子Ｋ
Ｉ２に接続する。
第２Δ図に示すようなテストインターフェース回路のこ
の変形例の作動はクロックラインｃｌへの供給を行う３
値りロック信号ｃｌが時間ｔの関数として示される第２
Ｂ図を参照して説明する。クロック信号ｃ１が第１の値
賓１または第２の値ｗ２を有する場合には、マクロ回路
の結合手段を出力端子ＥＮＩ　３゜Ｅ　Ｎ　２３によっ
て作動させることなく、制御フリップフロップＴＩ、　
Ｔ２．・・・をロードすることができる。その理由は基
準信号ｒｅｖを適宜選定して、比較回路がＡＮＤゲート
回路の全部を、結合手最旧、に２、・・・に対し不作動
状態に設定し得るようにするからである。
クロック信号ｃ１が瞬時ｔ３に第３の値ｗ３を有するも
のとすると、比較回路の出力端子ＯＶ（、ｌはその状態
を変化し、出力端子ＴＯＩ、ＴＯ２、・・・の出力信号
をＡＮＤゲー）　ＥＮＩ、ＥＮ２を経て結合手段Ｋｌ、
Ｋ２、・・・に供給する。これがため、モノリシック集
積回路のテスト中制御フリップフロップの状態に関係無
くマクロ回路の全部を同一モードに設定し得るようにす
る。
このモードは通常のモードとするのが好適である。
或は又、マクロ回路をこれがスイッチオンされる際に通
常のモードに設定することもできる。例えば、制御フリ
ップフロップの全部に対し追加のリセットラインを設け
るか、または供給電圧のスイッチ・オン後に全部を同一
の規定状態にする制御フリップフロップを設けることが
できる。
第３図は差動増幅入力段ＤＡＩ、およびこれに結合手段
Ｋｌを経て結合されたテストインターフェース回路を具
えるマクロ回路を示す。図中第１図に示す回路素子およ
び信号と同一のものには同一の符号を付して示す。又、
Ｒはマクロ回路の機能部分の残部を示す。差動増幅入力
段ＤＡＩには追加の差動増幅段ＤＡ２を並列に接続する
。差動増幅入力段Ｄ＾１を通常のモード人力Ｎ１１１お
よびＮ１１２に接続すると共に差動増幅段ＤＡ２をテス
トモード入力部ｔｂｔに接続する制御手段＾１１は、制
御フリップフロップＴｌによって制御する。テストモー
ドではマクロ回路の残部Ｒをテストする。入力端子Ｎ１
１ｌおよびＮ１１２が追加のテストハードウェアに接続
されていない差動増幅入力段ＤＡＩはテストしない。ま
た、差動増幅入力段ＤＡＩはモノリシック集積回路の一
般的な“バス／フェイル”でテストする必要がある。
第４図は第１マクロ回路Ｍ１およびこれに結合された第
２マクロ回路Ｍ２を示し、本例ではこの第１マクロ回路
Ｍ１を、電流出力端子ＣＵＯを経て第２マクロ回路Ｍ２
の電流入力端子Ｃｕｔに結合する。マクロ回路Ｍ１およ
びＭ２は機能部分Ｆ１およびＦ２を具える。第２マクロ
回路Ｍ２をテストモードにセットする場合には、電流Ｓ
ＴＲを第１マクロ回路Ｍ１から導出する必要があり、第
１マクロ回路Ｍ１をテストモードにセットする場合には
、追加のハードウェアには電流ＳＴＲをテストバスに供
給する手段を設ける必要がある。
かかる問題を解決するための、第１マクロ回路を第５図
に示し、テストバスへの結合手段を具える第２マクロ回
路を第６図に示す。第５および６図においても、第１図
に示すものと同一の回路素子および信号には第１図のも
のと同一符号を付して示す。
第５図において［、■は論理回路を示し、これを入力端
子ＩＬＩを経て制御フリップフロップＴＩの出力端子Ｔ
引に接続する。論理回路Ｌｌは出力端子ＯＬ＋およびＯ
Ｌ２を経て電流スイッチＳＷＩを制御する。電流源ＳＴ
Ｒは機能部分Ｆ１の電流出力端子とする。テストモード
では論理回路Ｌ１の制御のもとてトランジスタＴＲＩは
導通状態となり、トランジスタＴＲ２は非導通状態とな
る。これがため、電流ＳＴＲは通常のモード入力端子Ｎ
ｌ２１に供給されないで、テストラインｔｂｉに供給さ
れるようになる。通常のモードでは上述した状態とは逆
となる。
第６図ではトランジスタＴＲ３およびＴＲ４を具える電
流スイッチＳＷ２を論理回路Ｌ２の入力端子１１．２お
よびＩＬ３に接続する。出力端子０３Ｗ２１および０３
Ｗ２２はマクロ回路Ｍ２の固定電位点および機能部分Ｆ
２に夫々接続する。マクロ回路Ｍｌ（図示せず）の出力
電流ＳＴＲを電流スイッチＳＷ２の共通点ＥＳＷ２に供
給する。論理回路Ｌ２は入力端子ＩＩ、４を経て制御フ
リップフロップＴ２に結合する。また、トランジスタＴ
Ｒ５を経てテストラインｔｂ＋に接続された可制御電流
源Ｂ１は、出力ＯＩ、３によって制御する。更に、電流
源Ｂ１を抵抗Ｒ１を経て機能部分Ｆ２に接続する。通常
のモードでは論理回路１．２によってトランジスタＴＲ
４を導通状態とし、トランジスタＴＲ３を非導通状態と
する。更に、電流源Ｂ１を遮断する。次いで通常のモー
ドの入力端＋１２１を機能部分Ｆ２に結合する。テスト
モードではトランジスタＴＲ３を導通状態とし、トラン
ジスタＴＲ４を非導通状態とし、電流＃Ｂ１を接続する
。これがため、第１マクロ回路Ｍ１の電流ＳＴＲはトラ
ンジスタＴＲ３を経て導出されるようになる。テストモ
ードでは機能部分Ｆ２は、抵抗Ｒ１によって分圧された
テストラインｔｂｌの電圧により決まり（トランジスタ
ＴＲ５はエミッタ・フォロアとして作動する）、第１マ
クロ回路Ｍｌの電流ＳＴＲとは無関係の電流を受ける。
第７図は第５図の結合手段、即ち、論理回路Ｌｌを更に
詳細に示す。入力端子ＯＩ、１または出力端子ＯＬ２は
入力端子ＩＬＬの論理レベルに従って、入力端子ＲＥの
基準電位点に接続された差動増幅器ＤＡ３で作動する。
第８図は走査テスト中テストバスに結合されたテストモ
ードにおけるデジタルマクロ回路を示す。
その逐次部分はシフトレジスタ構体（ＦＦＩ、ＦＦ２、
・・ＦＦ７）に追加のハードウェア（図示せず）によっ
て収容すると共にプール公式が既知の組合わせ部分ＣＭ
はこれに対する入力／出力関係を有するようになる。こ
のモードは走査テストとして既知である。
シフトレジスタ（ＦＦＩ、　ＦＦ２．・・・ＦＦ７）の
入力および出力はテストラインｔｂｌおよびｔｂ２を経
て既知のようにテストする。
モノリシック集積回路のユーザモードではテストライン
を低オームとし、テストラインを経るマクロ回路間の相
互作用を減少せしめ得るようにする。この目的のため、
テストラインを外部接続部として直接用いる場合には関
連する接続部を接地し得るようにする。マクロ回路のテ
ストモードの数を増大させるためには、各マクロ回路に
対し種々の直列接続された制御フリップフロップを用い
ることができる。これが必要となるのは、マクロ回路自
体によって種々の状態を推定する場合、または、マクロ
回路の入力および出力の数がテストバスの有効テストパ
スラインの数以上となる場合である。
本発明は上述した例にのみ限定されるものではな（、要
旨を変更しない範囲内で種々の変形を加えることができ
る。例えば、テストバスを１つのラインで構成し、その
都度診断の目的でマクロ回路の１つの入力または１つの
出力を観察し得るようにする。これがため、マクロ回路
の人力および出力を機能回路の全作動中測定することが
できる。
モノリシック集積回路にテストバス用の追加のトレース
を設けるものとすると、マクロ回路間の相互接続を設け
るようにする。シフトレジスタを構成するように結合さ
れた制御フリ、プフロップの代わりに、テストモードて
マクロ回路を選択する他の選択手段を設けることができ
る。例えば、出力端子が結合手段に接続され可変アナロ
グ電圧によって制御される比較回路の梯子形回路網によ
り同様の選択機能を呈せしめることもできる。かかる比
較回路の梯子形回路網はブレーム等による前記文献「演
算増幅器」の第３６６−３６８頁に記載されている。
【図面の簡単な説明】
第１図は本発明モノリシック集積回路の１部分を示す回
路図、 第２Ａ図は第１図のモノリシック集積回路のテストイン
ターフゴース回路の変形例を示す回路図、第２Ｂ図は第
２Δ図のテストインターフェース回路の供給する３値の
クロック信号を示す波形図、第３図は差動増幅入力段お
よびこれに結合手段を経て結合されたテストインターフ
ゴー−ス回路を具える第１マクロ回路を示す回路図、 第４図は電流出力側が第２マクロ回路の電流入力側に接
続された第１マクロ回路を示す回路図、第５図はテスト
バスへの結合手段を具える第４図の第１マクロ回路を示
す回路図、 第６図はテストバスへの結合手段を具える第４図の第２
マクロ回路を示す回路図、 第７図は第５図に示す結合手段の詳細な構成を示す回路
図、 第８図は走査テスト中テストバスに結合されたデジタル
マクロ回路を示す回路図である。 ＩＣ・・　集積回路 Ｍ、ｌ、Ｍ２　　・・・　マクロ回路 Ｋ］、、に２　　・・・　結合手段 ＴＩ、Ｔ２　　・・・　テストインターフェース回路Δ
１１．Ａ１２、八２１．　Ａ２２　　・・・　制御手段
Ｓｌ　１１．Ｓｌ　１２．３１２１．５１２２　　・・
・　スイッチＦＦＩ、ＦＦ２・・・ＦＦ７　　・・・　
フリップフロ・ノブ特ｎｆ’Ｆ　出願人　　エヌ・　ベ
ー・フィリップス・フルーイランベンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも２つのマクロ回路およびこのマクロ回路
    に結合されたテストインターフェース回路に区分けされ
    た機能回路を具え、この機能回路は外部接続部に結合さ
    れ、前記テストインターフェース回路を互いに結合する
    ようにした所定内部構体を有するモノリシック集積回路
    において、前記マクロ回路の少なくとも１つに結合し得
    るアナログ信号を転送し得るテストバスを具えると共に
    前記テストインターフェース回路により制御し得る結合
    手段をも設けて前記テストバスを前記マクロ回路の少な
    くとも１つの入力／出力に結合し得るようにし、前記テ
    ストバスを追加の外部接続部に結合するか、および／ま
    たは前記機能回路の外部接続部に多重結合するようにし
    たことを特徴とするモノリシック集積回路。 ２、前記テストインターフェース回路は前記結合手段を
    制御する少なくとも１つの制御フリップフロップを具え
    、前記テストインターフェース回路の制御フリップフロ
    ップを互いに結合し、結合されたフリップフロップをデ
    ータ入力端子に接続すると共にクロック入力端子に接続
    し、これらデータおよびクロック入力端子を更に外部接
    続部に接続し、および／または前記機能回路の外部接続
    部に、および／または前記追加の外部接続部に多重接続
    するようにしたことを特徴とする請求項１に記載のモノ
    リシック集積回路。 ３、前記制御フリップフロップはシフトレジスタ回路を
    構成するように結合し、これらシフトレジスタ回路の入
    力端子を前記データ入力端子に接続し、前記シフトレジ
    スタ回路の出力端子を前記結合手段に接続するようにし
    たことを特徴とする請求項２に記載のモノリシック集積
    回路。 ４、前記結合手段には前記マクロ回路の少なくとも１つ
    の入力／出力を前記テストバスに切換えるスイッチを設
    けると共にスイッチ制御手段をも設け、このスイッチ制
    御手段によって前記テストインターフェース回路および
    前記スイッチを結合するようにしたことを特徴とする請
    求項１、２または３に記載のモノリシック集積回路。 ５、前記機能回路は差動増幅入力段を有するマクロ回路
    を具え、前記結合手段は出力側が前記差動増幅入力段に
    並列に接続された追加の差動増幅段を設けると共に前記
    テストインターフェース回路により制御され前記差動増
    幅段のテールに挿入されたスイッチング装置を具え、こ
    のスイッチング装置によって前記差動増幅入力段および
    前記追加の差動増幅段を差動増幅入力段により制御すべ
    きマクロ回路の１部分に接続し、前記追加の差動増幅段
    の入力側を前記テストバスに接続するようにしたことを
    特徴とする請求項１、２、３または４に記載のモノリシ
    ック集積回路。 ６、前記機能回路は電流出力側が第２マクロ回路の電流
    入力側に接続された第１マクロ回路を具え、第２マクロ
    回路を前記テストバスに結合するために、第２マクロ回
    路の結合手段は前記テストバスに接続され前記テストイ
    ンターフェース回路により電流入力側に接続し得る電流
    源を具え、更に、前記結合手段には通常モードで電流出
    力側を電流入力側に接続すると共にテストモードで前記
    電流出力側から電流を導出するようにしたことを特徴と
    する請求項１、２、３または４に記載のモノリシック集
    積回路。 ７、前記機能回路は電流出力側が第２マクロ回路の電流
    入力側に接続された第１マクロ回路を具え、第２マクロ
    回路を前記テストバスに結合するために、第２マクロ回
    路の結合手段は前記テストバスに接続された電流スイッ
    チを具え、この電流スイッチは、前記テストインターフ
    ェース回路により制御可能として通常モードで電流出力
    側を電流入力側に接続すると共にテストモードで前記電
    流出力側を前記テストバスに接続し得るようにしたこと
    を特徴とする請求項１、２、３または４に記載のモノリ
    シック集積回路。 ８、前記テストインターフェース回路は入力端子が前記
    制御フリップフロップの出力側に接続され、イネーブル
    入力端子が比較回路の出力端子に接続されたイネーブル
    回路を具え、この比較回路は、前記テストインターフェ
    ース回路に共通接続されると共に基準信号供給用の基準
    入力端子、３値のクロック信号を供給するクロック入力
    端子に接続された入力端子、および前記結合手段に接続
    され、これをイネーブル状態にするイネーブル回路の出
    力端子を有することを特徴とする請求項２〜７の何れか
    の項に記載のモノリシック集積回路。 ９、前記マクロ回路の少なくとも１つをデジタル回路と
    し、テストモードにおいて前記結合手段を制御して前記
    デジタル回路の逐次論理回路を直列に接続し、前記デジ
    タル回路の組合わせ論理回路を前記逐次論理回路に対す
    る入力／出力側に接続し、前記直列接続部はデジタル回
    路へのデータ供給用のデータ入力端子およびデジタル回
    路からのデータの出力用のデータ出力端子を具え、これ
    らデータ入力端子およびデータ出力端子を前記テストバ
    スに接続するようにしたことを特徴とする請求項１、２
    、３または４に記載のモノリシック集積回路。
JP1035166A 1988-02-16 1989-02-16 モノリシック集積回路 Pending JPH0210179A (ja)

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