JPH0520898A - Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 - Google Patents
Ｒａｍ組込の半導体集積回路のｒａｍテスト回路Info
- Publication number
- JPH0520898A JPH0520898A JP3174940A JP17494091A JPH0520898A JP H0520898 A JPH0520898 A JP H0520898A JP 3174940 A JP3174940 A JP 3174940A JP 17494091 A JP17494091 A JP 17494091A JP H0520898 A JPH0520898 A JP H0520898A
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- JP
- Japan
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- ram
- test
- circuit
- input
- semiconductor integrated
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】ＲＡＭ（１〜ｎ）３１〜３４がＳＲＡＭであ
り、その入力アドレス，入力データには、外部入力端子
１〜１０より各ＲＡＭに共通のテスト用信号が通常時使
用する信号とのセレクター１１を介して配られている。
ライトパルスは各々外部入力端子より通常時使用する信
号とのセレクター１１を介して配られている。これらの
セレクター１１は外部端子テストモードによってどちら
を選択するか決定される。各ＲＡＭの出力は同ＢＩＴ同
志で一致不一致検出回路（１〜ｎｄ）１２〜１４に入力
する。一致不一致検出回路１２〜１４では全ての入力信
号が同値なら“０”を、一つでも値が異なれば“１”を
外部出力端子１５〜１７へ出力する。 【効果】複数個のＲＡＭを１個のＲＡＭと同様にテスト
でき、また１個々別々にもテストでき。
り、その入力アドレス，入力データには、外部入力端子
１〜１０より各ＲＡＭに共通のテスト用信号が通常時使
用する信号とのセレクター１１を介して配られている。
ライトパルスは各々外部入力端子より通常時使用する信
号とのセレクター１１を介して配られている。これらの
セレクター１１は外部端子テストモードによってどちら
を選択するか決定される。各ＲＡＭの出力は同ＢＩＴ同
志で一致不一致検出回路（１〜ｎｄ）１２〜１４に入力
する。一致不一致検出回路１２〜１４では全ての入力信
号が同値なら“０”を、一つでも値が異なれば“１”を
外部出力端子１５〜１７へ出力する。 【効果】複数個のＲＡＭを１個のＲＡＭと同様にテスト
でき、また１個々別々にもテストでき。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ組込の半導体集積
回路のＲＡＭテスト回路、特に、複数個の同タイプのＲ
ＡＭが組込まれている、ＲＡＭ組込の半導体集積回路の
ＲＡＭテスト回路に関する。
回路のＲＡＭテスト回路、特に、複数個の同タイプのＲ
ＡＭが組込まれている、ＲＡＭ組込の半導体集積回路の
ＲＡＭテスト回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路に組込まれたＲＡ
Ｍのテスト回路としては、パターンを書き込んだＲＯＭ
を内蔵させたもの、ＲＡＭの入出力を全て外部端子に接
続したものなどがある。
Ｍのテスト回路としては、パターンを書き込んだＲＯＭ
を内蔵させたもの、ＲＡＭの入出力を全て外部端子に接
続したものなどがある。
【０００３】半導体集積回路に組込まれたＲＡＭをテス
トするときに、半導体集積回路に組込んでいるために、
種々の制約が生れてくる。テスト専用に使用できる外部
端子数はその制約の一つである。また、テスト時間も大
きな問題である。ＲＡＭの入出力を全て外部端子に接続
しようとすると、テスト専用に使用できる外部端子数の
制限に抵触することが多い。複数個のＲＡＭが組込まれ
たときは、なおさらである。そこで、テスト専用に使用
する外部端子数を減らすために、また、テストを簡易化
するために、テスト回路を半導体集積回路内に作成する
わけであるが、そのテスト回路のハード量は、少なけれ
ば少ない程好ましい。
トするときに、半導体集積回路に組込んでいるために、
種々の制約が生れてくる。テスト専用に使用できる外部
端子数はその制約の一つである。また、テスト時間も大
きな問題である。ＲＡＭの入出力を全て外部端子に接続
しようとすると、テスト専用に使用できる外部端子数の
制限に抵触することが多い。複数個のＲＡＭが組込まれ
たときは、なおさらである。そこで、テスト専用に使用
する外部端子数を減らすために、また、テストを簡易化
するために、テスト回路を半導体集積回路内に作成する
わけであるが、そのテスト回路のハード量は、少なけれ
ば少ない程好ましい。
【０００４】
【発明が解決しようとする課題】上述した従来のＲＡＭ
組込の半導体集積回路のＲＡＭテスト回路は、テスト回
路のハード量はかなり大きくなり、ＲＯＭ自体の信頼性
が問題となってくる。また、アクセスタイムの測定など
測定できない項目が発生してくるという欠点があった。
組込の半導体集積回路のＲＡＭテスト回路は、テスト回
路のハード量はかなり大きくなり、ＲＯＭ自体の信頼性
が問題となってくる。また、アクセスタイムの測定など
測定できない項目が発生してくるという欠点があった。
【０００５】
【課題を解決するための手段】第１の発明のＲＡＭ組込
の半導体集積回路のＲＡＭテスト回路は、複数個の同タ
イプのＲＡＭが組込まれているＲＡＭ組込の半導体集積
回路のＲＡＭテスト回路において、テスト用のアドレ
ス，テスト用のデータを各ＲＡＭに共通に配り、テスト
用のライトパルスはＲＡＭ各々別々に持ち、ＲＡＭの出
力は各ＢＩＴ毎に入力信号が全て同値なら“１”を一つ
でも値が異なれば“０”を出力する回路に入力すること
を特徴とするＲＡＭ組込の半導体集積回路のＲＡＭテス
ト回路。
の半導体集積回路のＲＡＭテスト回路は、複数個の同タ
イプのＲＡＭが組込まれているＲＡＭ組込の半導体集積
回路のＲＡＭテスト回路において、テスト用のアドレ
ス，テスト用のデータを各ＲＡＭに共通に配り、テスト
用のライトパルスはＲＡＭ各々別々に持ち、ＲＡＭの出
力は各ＢＩＴ毎に入力信号が全て同値なら“１”を一つ
でも値が異なれば“０”を出力する回路に入力すること
を特徴とするＲＡＭ組込の半導体集積回路のＲＡＭテス
ト回路。
【０００６】第２の発明のＲＡＭ組込の半導体集積回路
のＲＡＭテスト回路は、（一個のＲＡＭの入出力ピン
数）＋（ＲＡＭの数）個のテスト専用・兼用の外部端子
と、（一個のＲＡＭの入力信号数）×（ＲＡＭの数）個
のテスト用の信号と通常時の信号とのセレクター（一個
のＲＡＭの出力信号数）個の各ＲＡＭの同ＢＩＴの出力
同志での一致不一致を検出する一致不一致検出回路とを
含んで構成される。
のＲＡＭテスト回路は、（一個のＲＡＭの入出力ピン
数）＋（ＲＡＭの数）個のテスト専用・兼用の外部端子
と、（一個のＲＡＭの入力信号数）×（ＲＡＭの数）個
のテスト用の信号と通常時の信号とのセレクター（一個
のＲＡＭの出力信号数）個の各ＲＡＭの同ＢＩＴの出力
同志での一致不一致を検出する一致不一致検出回路とを
含んで構成される。
【０００７】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００８】図１は、本発明の一実施例を示すブロック
図である。図１に示すＲＡＭ組込の半導体集積回路のＲ
ＡＭテスト回路は、ＲＡＭ（１〜ｎ）３１〜３４がＳＲ
ＡＭであり、その入力アドレス，入力データには、外部
入力端子１〜１０より各ＲＡＭに共通のテスト用信号が
通常時使用する信号とのセレクター１１を介して配られ
ている。また、ライトパルスは、各々、外部入力端子よ
り、通常時使用する信号とのセレクター１１を介して配
られている。これらのセレクター１１は、外部端子テス
トモードによってどちらを選択するか決定される。ま
た、各ＲＡＭの出力は、同ＢＩＴ同志で一致不一致検出
回路（１〜ｎｄ）１２〜１４に入力する。一致不一致検
出回路１２〜１４では、全ての入力信号が同値なら
“０”を、一つでも値が異なれば“１”を外部出力端子
１５〜１７へ出力する。
図である。図１に示すＲＡＭ組込の半導体集積回路のＲ
ＡＭテスト回路は、ＲＡＭ（１〜ｎ）３１〜３４がＳＲ
ＡＭであり、その入力アドレス，入力データには、外部
入力端子１〜１０より各ＲＡＭに共通のテスト用信号が
通常時使用する信号とのセレクター１１を介して配られ
ている。また、ライトパルスは、各々、外部入力端子よ
り、通常時使用する信号とのセレクター１１を介して配
られている。これらのセレクター１１は、外部端子テス
トモードによってどちらを選択するか決定される。ま
た、各ＲＡＭの出力は、同ＢＩＴ同志で一致不一致検出
回路（１〜ｎｄ）１２〜１４に入力する。一致不一致検
出回路１２〜１４では、全ての入力信号が同値なら
“０”を、一つでも値が異なれば“１”を外部出力端子
１５〜１７へ出力する。
【０００９】ＲＡＭをテストするときは、まず、セレク
ター１１がテスト用信号を選択するように外部端子テス
トモードの値を設定する。そして、外部入力端子テスト
用アドレス（０〜ｎａ），テスト用データ（０〜ｎ
ｄ），テスト用ライトパルス（１〜ｎ）により、ＲＡＭ
（１〜ｎ）３１〜３４を動作させる。このとき、テスト
用ライトパルス（１〜ｎ）には、同じ値を入力する。全
てのＲＡＭに同じ値が入力されるので、各ＲＡＭの出力
は同ＢＩＴでは、同じ値になるのでテスト出力（０〜ｎ
ｄ）はＲＡＭにエラーがない限り一致不一致検出回路１
２〜１４により全て“０”になり、エラーがあるとき
は、“１”を出力する。
ター１１がテスト用信号を選択するように外部端子テス
トモードの値を設定する。そして、外部入力端子テスト
用アドレス（０〜ｎａ），テスト用データ（０〜ｎ
ｄ），テスト用ライトパルス（１〜ｎ）により、ＲＡＭ
（１〜ｎ）３１〜３４を動作させる。このとき、テスト
用ライトパルス（１〜ｎ）には、同じ値を入力する。全
てのＲＡＭに同じ値が入力されるので、各ＲＡＭの出力
は同ＢＩＴでは、同じ値になるのでテスト出力（０〜ｎ
ｄ）はＲＡＭにエラーがない限り一致不一致検出回路１
２〜１４により全て“０”になり、エラーがあるとき
は、“１”を出力する。
【００１０】こうすることにより、全てのＲＡＭを同時
に、１つのＲＡＭの試験と同じ時間で行うことができ
る。また、１つＲＡＭだけをテストしたいときや、アク
セスタイムを測定したいときは、予め、他ＲＡＭにａｌ
ｌ“０”をライトしておき、テスト用ライトパルスとし
て、テストしたいＲＡＭに接続されているものだけを使
用することにより、他ＲＡＭの出力はａｌｌ“０”であ
るので、テスト出力０〜ｎｄがテストしたいＲＡＭ出力
そのものになるので、簡単に１つＲＡＭだけのテスト
や、アクセスタイム等をを測定することができる。
に、１つのＲＡＭの試験と同じ時間で行うことができ
る。また、１つＲＡＭだけをテストしたいときや、アク
セスタイムを測定したいときは、予め、他ＲＡＭにａｌ
ｌ“０”をライトしておき、テスト用ライトパルスとし
て、テストしたいＲＡＭに接続されているものだけを使
用することにより、他ＲＡＭの出力はａｌｌ“０”であ
るので、テスト出力０〜ｎｄがテストしたいＲＡＭ出力
そのものになるので、簡単に１つＲＡＭだけのテスト
や、アクセスタイム等をを測定することができる。
【００１１】図２は、図１に示す一致不一致検出回路の
詳細を示す回路図である。
詳細を示す回路図である。
【００１２】
【発明の効果】本発明のＲＡＭ組込の半導体集積回路の
ＲＡＭテスト回路は、一致不一致検出回路を各データＢ
ＩＴ毎に設けることにより、複数個のＲＡＭを１個のＲ
ＡＭと同様にテストでき、また１個々別々にもテストで
き、しかも使用する外部端子の数は、テスト兼用の外部
端子は（一個のＲＡＭの入力ピン数）＋（ＲＡＭの数）
−１個、テスト専用の外部端子は、（一個のＲＡＭの出
力ピン数）＋１個で済み、また、使用するハード量も、
（一個のＲＡＭの入力信号数）×（ＲＡＭの数）個のテ
スト用の信号と通常時の信号との１／２セレクターと
（一個のＲＡＭの出力信号数）個の各ＲＡＭの同ＢＩＴ
出力同志での一致不一致検出回路で済むという効果があ
る。
ＲＡＭテスト回路は、一致不一致検出回路を各データＢ
ＩＴ毎に設けることにより、複数個のＲＡＭを１個のＲ
ＡＭと同様にテストでき、また１個々別々にもテストで
き、しかも使用する外部端子の数は、テスト兼用の外部
端子は（一個のＲＡＭの入力ピン数）＋（ＲＡＭの数）
−１個、テスト専用の外部端子は、（一個のＲＡＭの出
力ピン数）＋１個で済み、また、使用するハード量も、
（一個のＲＡＭの入力信号数）×（ＲＡＭの数）個のテ
スト用の信号と通常時の信号との１／２セレクターと
（一個のＲＡＭの出力信号数）個の各ＲＡＭの同ＢＩＴ
出力同志での一致不一致検出回路で済むという効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示す一致不一致検出回路の詳細を示す回
路図である。
路図である。
１〜１０ 外部入力端子
１１ セレクター
１２〜１４ 一致不一致検出回路
１５〜１７ 外部出力端子
２３ 入力
２４ 出力
Claims (2)
- 【請求項１】複数個の同タイプのＲＡＭが組込まれてい
るＲＡＭ組込の半導体集積回路のＲＡＭテスト回路にお
いて、テスト用のアドレス，テスト用のデータを各ＲＡ
Ｍに共通に配り、テスト用のライトパルスはＲＡＭ各々
別々に持ち、 ＲＡＭの出力は各ＢＩＴ毎に入力信号が全て同値なら
“１”を一つでも値が異なれば“０”を出力する回路に
入力することを特徴とするＲＡＭ組込の半導体集積回路
のＲＡＭテスト回路。 - 【請求項２】（一個のＲＡＭの入出力ピン数）＋（ＲＡ
Ｍの数）個のテスト専用・兼用の外部端子と、（一個の
ＲＡＭの入力信号数）×（ＲＡＭの数）個のテスト用の
信号と通常時の信号とのセレクター（一個のＲＡＭの出
力信号数）個の各ＲＡＭの同ＢＩＴの出力同志での一致
不一致を検出する一致不一致検出回路とを含むことを特
徴とするＲＡＭ組込の半導体集積回路のＲＡＭテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174940A JPH0520898A (ja) | 1991-07-16 | 1991-07-16 | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174940A JPH0520898A (ja) | 1991-07-16 | 1991-07-16 | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520898A true JPH0520898A (ja) | 1993-01-29 |
Family
ID=15987393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174940A Pending JPH0520898A (ja) | 1991-07-16 | 1991-07-16 | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520898A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799000A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | Ｒａｍブロックテスト方法および回路 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| CN107705818A (zh) * | 2016-08-08 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 一种访问时间测量电路和访问时间测量方法 |
-
1991
- 1991-07-16 JP JP3174940A patent/JPH0520898A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799000A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | Ｒａｍブロックテスト方法および回路 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| CN107705818A (zh) * | 2016-08-08 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 一种访问时间测量电路和访问时间测量方法 |
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