JPH021019A - １チップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、内蔵プログラムＲＯＭ（ＩＪ−ド・オンリ
ー・メモリ）を含む１チップマイクロコンピュータに関
する。

１チップマイクロコンピュータにおいては、内蔵されて
いるプログラムＲＯＭの内容をテスティング等のために
外部読出しができるようになっている、したがって、製
造者、製造依頼者以外の第三者（特に製造依頼者と競合
関係にあるもの）が上記ＲＯＭの外部読出機能を利用し
てプログラムの内容を読出すことかり能であり、ソフト
ウェアの保護が図れない。

従来より、上記ソフトウェア保護のために、フユーズ手
段を用いて、その溶断により外部からのプログラムＲＯ
Ｍの読出しを禁止する方式（特開昭５６−１４３５４号
公報）が公矧である。

しかし、上記方式には、次のような欠点がある。

第１に、フユーズの溶断によって、飛散した金属片が回
路線間の短絡を生せしめる等不良発生の原因となり、信
頼性が低下してしまう。

第２に、フユーズの溶断に除して、その溶断電流のバラ
ツキ、関連する回路素子の許容電流のパラツキ等を考慮
しなければならなく、フユーズのみを確実に溶断させる
ために、特別な７ユーズ溶断装置が必要になるという欠
点がある。

第３に、１度フ二一ズを溶断してしまうと、以後はＲＯ
Ｍの外部からの読出しが禁止されることになるので、製
造依頼者側での受は入れ検査を不能とし、あるいは不良
として返品された製品の不良解析を困難にする等の欠点
がある。

この発明の目的は、製造者及び製造依頼者等特定者には
随時プログラムＲＯＭの外部からの読出しを可能とし、
上記特定者以外の第三者に対するプログラムＲＯＭの読
出しを禁止した１チップマイクロコンピュータを提供す
ることにある。

この発明の他の目的は、比較的簡単な回路により、上記
ソフトウェア保護機能？：実現した１チツプマイクロコ
ンビ二一タを提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明が適用される１チップマイクロコ
ンピュータの一実施例のブロック図が示されている。同
図において、点森で囲まれた部分の各回路ブロックは、
公知の半導体製造技術によって１個の半導体基板上にお
いて形成されている。

記号１で示されているのは、ＣＰＵ　（マイクロプロセ
ッサ）であり、その主要構成ブロックが代表として例示
的に示されている。すなわちＣＰＵ１は、記号Ａで示さ
れているアキュムレータ、記号Ｘで示されているインデ
ックスレジスタ、記号ＣＣで示されているコンデイショ
ンコードレジスタ、記号ＳＰで示されているスタックポ
インタ、記号ＰＣＨ，ＰＣＬで示されているプログラム
カウンタ、記号ＣＰＵＣ０ＮＴで示されているＣＰＵコ
ントロール、記号ＡＬＵで示されている算術論理演算ユ
ニット等により構成されている。これらのＣＰＵＩの構
成は、周知であるので、その詳細な説明を省略する。

記号２ないし５で示されているのは、入力、出力ポート
であり、このうち記号２ないし４で示されているのは、
データ方向レジスタＲＡないしＲＣが設けられており、
入出力ポートとして用いられる。また、記号５で示され
ているのは、入力専用ボートである、 記号６で示されているのは、発振回路であり、特に制限
されないが、外付水晶振動子を利用して高精度の基準周
波数信号を形成する。この基準周波数信号により、ＣＰ
ＵＩで必要とされるクロックが形成される。また、上記
基準周波数信号は、記号７で示されているタイマーの基
準時間パルスとしても用いられている。上記タイマー７
は、記号Ｃ０ＵＮＴで示されているカウンタ、グリスケ
ーラ及び記号Ｃ０ＮＴで示されているコントローラとに
よって構成されている。

記号８で示されているのは、ＲＡＭ　（ランダム・アク
セス・メモリ〕であり、主として１時データの記憶回路
として用いられる。

記号９で示されているのは、ＲＯＭ（リード・オンリー
・メモリ）であり、各種情報処理のためのプログラムが
書込まれている。

以上の各回路ブロックは、ＣＰＵを中心としてバスＢＵ
Ｓで相互に接続されている。このバスＢＵＳには、デー
タバスと、アドレスバスが含まれるものである。

この実施例では、前記ソフトウェアの保ａ機龍を付加す
るために、ＣＰＵＩに次の回路が設けろねるものである
。第２図には、ＲＯＭｍ出制限回路の一実施例が示さね
ている。

同図において、記号１０で示されているのは、ＣＰＵＩ
に言まねている命令レジスタであり、記号１１で示され
ているのは、その命令デコーダである。

この実施例では、ＲＯＭπ゛ｄ出制限のために、時短の
命令語５ＥＴＦＬＡＧが追加され、これに応じて命令デ
コーダｌ】に、そのデコード機能が付加される。上記６
１デコーダｌ】で形成さねた特定の命令語５ＥＴＦＬＡ
Ｇ［対応する制御信号は、フリップフロップで構成され
ているフラグＦＬＡＧのセント人力Ｓに伝火られる。そ
して、その出力信号Ｑは、アンドゲートＧ２及びＧ、の
ゲート制御信号として用いられている。上記フラグＦＬ
ＡＧのリセット人力Ｒには、オアゲートＧ、？：Ａして
、命令デコーダ１１で形成されたリセット制御信号ＲＥ
Ｓと、外部リセット端子ＲＥＳから入力されたシステム
リセット信号及びパソーオンクリア信号ＰＣＬが伝えら
れている。

記号１２で示さねているのは、３値判定回路であり、特
定の外部制御端子Ｃ１からの信号電圧が０ボルト、５ボ
ルト、又は】２ボルトの３値のいずれかを判定して、対
応する動作モード信号を′１”にする。上記３つの動作
モード信号は、互いに競合することのない動作モードが
選ばれており、そのうち、上記端子Ｃ１の電圧が１２ボ
ルトのときに形成される信号と上記フラグＦＬＡＧの出
力信号Ｑとは、アンドゲートＧ２に入力され、この出力
が内＆ＲＯＭ絖出し動作モード信号とされている。

また、外部制御端子Ｃ７によりて、内部バスチエツク（
読取り）モードＭＯＤ４を行なう場合には、この動作モ
ードによって内ｇＲＯＭの間接的な読み取りが可能とな
るため、上記フラグＦＬＡＧの出力信号Ｑがその制限信
号として用いられる。

すなわち、上記ＭＯＤ４信号は、上記フラグＦＬＡＧの
出力信号Ｑと外部端子Ｃ７からの信号を受けるアンドゲ
ートＧ３によって形成されている。

上記第２図の回路に加えて、ＲＯＭ　９　Ｋは、次のよ
うなプログラムと、任意に設定されるキーコードが設け
られている、第３図には、上記プログラムの−’＋踊例
のフローチャート図が示されている。

この実画例では、８ピツト（１バイト〕のＣＰＵであっ
て、８バイトのキーコードを用いる場合が例として示さ
れている。

ステップ５ＴＰＩでは、レジスタＲＯにループパラメー
タとして、８がセットされる。

ステップ５ＴＰ２では、レジスタＲ１にあらかじめ任意
に設定されたキーコード表の先頭アドレスがセットされ
る。

ステップ５ＴＰ３では、レジスタＲ】の内容、すなわち
キーコード表の先頭アドレスがアキュムレータＡＫ転送
される。

ステップ５ＴＰ４では、上記キーコード表の先頭アドレ
スに書込まれている１バイトのキーコードがアキュムレ
ータＡに取り込まれる。

ステップ５ＴＰ５では、上記１バイトのキーコードがレ
ジスタＲ２に転送される。

ステップ５ＴＰ６では、レジスタＲ１がインクレメント
（＋２）され、次のキーコードのアドレスが設定される
。

ステップ５ＴＰ７では、外部から入力された１バイトの
キーコードがアキュムレータＡに取り込まれる。

ステップ５ＴＰ８では、アキュムレータＡＩＣ取り込ま
れた外部からのキーコードと、レジスタＲ２に取り込ま
れているＲ　ＯＭからの内部キーコードとの比較（排他
的論理和）が行なわれる。

ステップ５ＴＰ９では、上記排他的論理和のうち、いず
れか１”、すなわち上記キーコードが不一致のときには
、このプログラムの実行を終了させる。

一方、上記１バイトのキーコードが一致している場合に
は、次のステップ５ＴＰＩＯに移行でる。

ステップ５ＴＰＩＯでは、上記レジスタＲＯをディクレ
メント（−１）とし、その内容が０でない場合には、ス
テップ３に移行する。したがって、上記ステップ５ＴＰ
３〜５ＴＰＩＯが８回繰り返して行なわれたとき、言い
換えねば、８回連続して、１バイトの内部キーコードと
、外部からのキーコードとが一致したときに、ステップ
５ＴＰ１１に移行する。

ステップ５ＴＰＩＩでは、上記第２図に示したフラグＦ
ＬＡＧをセットさせる。

したがって、この実施例の１チップマイクロコンピュー
タでは、上記プログラムの実行により、６４ビツトのキ
ーコードを正確に入力して、フラグＦＬＡＧをセットし
た後、端子Ｃ，Ｙ１２ボルトにてることにより、内蔵Ｒ
ＯＭの尻取りかり能となる。

この実施例では、上記キーコードを知らない第三者が、
上記内ｉ　ＲＯＭの続出しのために、無作意にキーコー
ドを順次作り出し、内部キーコードと一致するまでスキ
ャンする装ｆｌｔ７ａ′作り出したとしても、その入力
キーコードの組み合せは、２６４通りあるので、１回の
判定に１００Ｍ５（マイクロセカンド）かかるとしても
、２”Ｘ１００Ｍ５＝５．１２ｘｌＯ”Ｈｒ（時間）と
いう膨大な時間がかかってしまうので、現実的にＲＯＭ
の読出し７は不可能である。また、仮に上記フラグＦＬ
ＡＧＹセットすることができたとしても、この実施例で
は、外部端子を１２ボルトの高′也圧にしなげねば、実
際のＲＯＭ読出しができない。この端子についても製造
者及び製造依頼者だけが知るようにしておけば、そのソ
フトウェア保護の頻化が図られる。

上記端子の存在Ｙｉ王者が仮に仰っていたとしても、具
体的にどの端子かは解らないので、無作意に外部端子を
１２ボルトの高証圧にてると、上記３値判定回路を有さ
ない端子について、１２ボルトもの高′区圧を印加する
と、内部回路素子な破壊させてしまう恐れが生じるので
、この点からもソフトウェアの保護な行なうことができ
る、さらに、この実施例では、キーコードのビット数自
身も、製造依頼者の要求に応じて簡単に設定でとるので
、キーコードのビット数をも知らない第三者による上記
ＲＯＭ読出しをいっそう困難とさせる。

さらに、外部から入力するキーコードを複数の入力ポー
トのうち、どの入力ポートを用いるか、又は上記複数の
入力ポート２ないし７５を用いて、異なる入力ポートか
ら特定の順序によりキーコードな取り込むようにするこ
とも、そのプログラムの設定により極めて簡単に行なう
ことができ、これにより、いっそうＲＯＭのプログラム
の保護の強化を行なうことができる、 一方、製造者及び製造依頼者は、随時にＲＯＭ読出しが
できるので、テスティング及び不良解析に（＝］ら支障
を生じることはない。

また、この実施例では、１チップマイクロコンピュータ
の待つ多くの機能が′そのまま利用でき、上記プログラ
ム保護のためには、フラグＦＬＡＧと少数のゲートだけ
の簡単な回路を追加するだけで第三者に対する極めて強
力なプログラム保護を図ることができる。

この発明は、前記実施例に限定さねない。

例えば、上記ＲＯＭの読出しは、上記キーコードの一致
によりセットされるフラグＦＬＡＧの出力状態のみで制
限及びその解除を行なうものとしてもよい。

あるいは、上記フラグのセットタイミングなトリガとし
て、外部からのＲＯＭ読出し制御信号な受は付けるよう
にしてもよい。

なお、上記を１定の命令語によりフラグをセットしてＲ
ＯＭのｉｔ出し禁止を解除するものであるので、上記実
施例の１チップマイクロコンピュータでは、外部からの
命令語（プログラム）では動作しないようになっている
。

上記ｌチップマイクロコンピュータのシステム構成は、
種々変形できるものである。

【図面の簡単な説明】

第】図は、この発明が適用されるｌテップマイクロコン
ピュータの一実施例を示すブロック図、第２図は、この
発明の要部一実施例を示す回路図、 第３図は、この発明の一実施例を示すフローチャート図
である。 】・・・ＣＰＵ、２ないし５・・・ボート、６・・・発
振回路、７・・・タイマー、８・・・ＲＡＭ、９・・・
ＲＯＭ、】０・・・命令レジスタ、】】・・・命令デコ
ーダ、１２・・・３値判定回路。 第 図 第 図

Claims (1)

【特許請求の範囲】
1. １、１つの半導体基板上に少なくともＣＰＵとＲＡＭと
   ＲＯＭとが形成されている１チップマイクロコンピュー
   タにおいて、上記ＲＯＭにあらかじめ任意に定められた
   ２値パターンから成る第１のキーコードを複数記憶させ
   ておくとともに、外部から入力される２値パターンから
   成る第２のキーコードと前記第１のキーコードと比較し
   判定する比較判定プログラムにより、前記第２のキーコ
   ードと前記第１のキーコードを順次比較し記憶された全
   ての前記第１のキーコードが前記第２のキーコードを一
   致した場合に上記ＲＯＭに記憶されている情報を外部に
   読出し得るようにしてなることを特徴とする１チップマ
   イクロコンピュータ。