JPH0431414B2

JPH0431414B2 -

Info

Publication number: JPH0431414B2
Application number: JP63304113A
Authority: JP
Priority date: 1988-12-02
Filing date: 1988-12-02
Publication date: 1992-05-26
Also published as: JPH021019A

Description

【発明の詳細な説明】この発明は、内蔵プログラムROM（リード・
オンリー・メモリ）を含む１チツプマイクルコン
ピユータに関する。

１チツプマイクロコンピユータにおいては、内
蔵されているプログラムROMの内容をテステイ
ング等のために外部読出しができるようになつて
いる。したがつて、製造者、製造依頼者以外の第
三者（時に製造依頼者と競合関係にあるもの）が
上記ROMに外部読出機能を利用してプログラム
の内容を読出すことが可能であり、ソフトウエア
の保護が図れない。

従来より、上記ソフトウエア保護のために、フ
ユーズ手段を用いて、その溶断により外部からの
プログラムROMの読出しを禁止する方式（特開
昭56−14354号公報）が公知である。

しかし、上記方式には、次のような欠点があ
る。

第１に、フユーズの溶断によつて、飛散した金
属片が回路線間の短絡を生ぜしめる等不良発生の
原因となり、信頼性が低下してしまう。

第２に、フユーズの溶断に際して、その溶断電
流のバラツキ、関連する回路素子の許容電流のバ
ラツキ等を考慮しなければならなく、フユーズの
みを確実に溶断させるために、特別なフユーズ溶
断装置が必要になるとい欠点がある。

第３に、１度フユーズを溶断してしまうと、以
後はROMの外部からの読出しが禁止されること
になるので、製造依頼者側での受け入れ検査を不
能とし、あるいは不良として返品された製品の不
良解析を困難にする等の欠点がある。

この発明の目的は、製造者及び製造依頼者等特
定者には随時プログラムROMの外部からの読出
しを可能とし、上記特定者以外の第三者に対する
プログラムROMの読出しを禁止した１チツプマ
イクロコンピユータを提供することにある。

この発明の他の目的は、以下的簡単な回路によ
り、上記ソフトウエア保護機能を実現した１チツ
プマイクロコンピユータを提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第１図には、この拝命が適用される１チプマイ
クロコンピユータの一実施例のブロツク図が示さ
れている。同図において、点線で囲まれた部分の
各回路ブロツクは、公知の半導体製造技術によつ
て１個の半導体基板上において形成されている。

記号１で示されているのは、CPU（マイクロプ
ロセツサ）であり、その主要構成ブロツクが代表
として例示的に示されている。すなわちCPU１
は、記号Ａで示されているアキユムレータ、記号
Ｘで示されているインデツクスレジスタ、記号
CCで示されているコンデイシヨンコードレジス
タ、記号SPで示されているスタツクポインタ、
記号PCH，PCLで示されているプログラムカウ
ンタ、記号CPUCONTで示されているCPUコン
トロール、時ALUで示されている算術論理演算
ユニツト等により構成されている。これらの
CPU１の構成、周知であるので、その詳細な説
明を省略する。

記号２ないし５で示されているのは、入力、出
力ポートであり、このうち記号２ないし４で示さ
れているのは、データ方向レジスタR_AないしR_C
が設けられており、入出力ポートとして用いられ
る。また、記号５で示されているのは、入力専用
ポートである。

記号６で示されているのは、発振回路であり、
特に制限されないが、外付水晶振動子を利用して
高精度の基準周波数信号を形成する。この基準周
波数信号により、CPU１で必要とされるクロツ
クが形成される。また、上記基準周波数信号は、
記号７で示されているタイマーの基準時間パルス
としても用いられている。上記タイマー７は記号
COUNTで示されているカウンタ、プリスケーラ
及び記号CONTで示されているコントローラと
によつて構成されている。

記号８で示されているのは、RAM（ランダ
ム・アクセス・メモリ）であり、主として１時デ
ータの記憶回路として用いられる。

記号９で示されているのは、ROM（リード・
オンリー・メモリ）であり、各種情報処理のため
のプログラマムが書込まれている。

以上の各回路ブロツクは、CPUを中心として
バスBUSで相互に接続されている。このバス
BUSには、データバスと、アドレスバスが含ま
れるものである。

この実施例では、前記ソフトウエアの保護機能
を付加するために、CPU１に次の回路が設けら
れるものである。第２図には、ROM読出制限回
路の一実施例が示されている。

同図において、記号１０で示されているのは、
CPU１に含まれている命令レジスタであり、記
号１１で示されているのは、その命令デコーダで
ある。

この実施例では、ROM読出制限のために、特
定の命令語SETFLAGが追加され、これに応じ
て命令デコーダ１１に、そのデコード機能が付加
される。上記命令デコーダ１１で形成された特定
の命令語SETFLAGに対応する制御信号は、フ
リツプフロツプで構成されているフラグFLAGの
セツト入力Ｓに伝えられる。そして、その出力信
号Ｑは、アンドゲートG₂及びG₃のゲート制御信
号として用いられている。上記フラグFLAGのリ
セツト入力Ｒには、オアゲートG₁を通して、命
令デコーダ１１で形成されたリセツト制御信号
RESと、外部リセツト端子RESから入力された
システムリセツト信号及びパワーオンクリア信号
PCLが伝えられている。

記号１２で示されているのは、３値判定回路で
あり、特定の外部制御端子C₁からの信号電圧が
０ボルト、５ボルト、又は12ボルトの３値のいず
れかを判定して、対応する動作モード信号を〓
１”にする。上記３つの動作モード信号は、互い
に競合することのない動作モードが選ばれてお
り、そのうち、上記端子C₁の電圧が12ボルトの
ときに形成される信号と上記フラグFLAGの出力
信号Ｑとは、アンドゲートG₂に入力され、この
出力が内蔵ROM読出し動作モード信号とされて
いる。

また、外部制御端子C₂によつて、内部バスチ
エツク（読取り）モードMOD４を行なう場合に
は、この動作モードによつて内蔵ROMの間接的
な読み取りが可能となるため、上記フラグFLAG
の出力信号Ｑがその制限信号として用いられる。
すなわち、上記MOD４信号は、上記フラグ
FLAGの出力信号Ｑと外部端子C₂からの信号を受
けるアンドゲートＧ３によつて形成されている。

上記第２図の回路に加えて、ROM９には、次
のようなプログラムと、任意に設定されるキーコ
ードが設けられている。第３図には、上記プログ
ラムの一実施例のフローチヤート図が示されてい
る。

この実施例では、８ビツト（１バイト）の
CPUであつて、８バイトのキーコードを用いる
場合が例として示されている。

ステツプSTP1では、レジスタＲ０にループパ
ラメータとして、８がセツトされる。

ステツプSTP2では、レジスタＲ１にあらかじ
め任意に設定されたキーコード表の先頭アドレス
がセツトされる。

ステツプSTP3では、レジスタＲ１の内容、す
なわちキーコード表の先頭アドレスがアキユムレ
ータＡに転送される。

ステツプSTP4では、上記キーコード表の先頭
アドレスに書込まれている１バイトのキーコード
がアキユムレータＡに取り込まれる。

ステツプSTP5では、上記１バイトのキーコー
ドがレジスタＲ２に転送される。

ステツプSTP6では、レジスタＲ１がインクレ
メント（＋１）され、次のキーコードのアドレス
が設定される。

ステツプSTP7では、外部から入力された１バ
イトのキーコードがアキユムレータＡに取り込ま
れる。

ステツプSTP8では、アキユムレータＡに取り
込まれた外部からのキーコードと、レジスタＲ２
に取り込まれているROMからの内部キーコード
の比較（排他的論理和）が行なわれる。

ステツプSTP9では、上記排他的論理和のう
ち、いずれか〓１”、すなわち上記キーコードが
不一致のときには、このプログラムの実行を終了
させる。

一方、上記１バイトのキーコードが一致してい
る場合には、次のステツプSTP10に移行する。

ステツプSTP10では、上記レジスタＲ０をデ
イクレメント（−１）とし、その内容が０でない
場合には、ステツプ３に移行する。したがつて、
上記ステツプSTP3〜STP10が８回繰り返して行
なわれたとき、言い換えれば、８回連続して、１
バイトの内部キーコードと、外部からのキーコー
ドとが一致したときに、ステツプSTP11に移行
する。

ステツプSTP11では、上記第２図に示したフ
ラグFLAGをセツトさせる。

したがつて、この実施例の１チツプマイクロコ
ンピユータでは。上記プログラムの実行により、
64ビツトのキーコードを正確に入力して、フラグ
FLAGをセツトした後、端子C₁を12ボルトにする
ことにより、内蔵ROMの読取りが可能となる。

この実施例では、上記キーコードを知らない第
三者が、上記内蔵ROMの読出しのために、無作
意にキーコードを順次作り出し、内部キーコード
と一致するまでスキヤンする装置を作り出したと
しても、その入力キーコードの組み合せは、2⁶⁴
通りであるので、１回の判定に100MS（マイクロ
セカンド）かかるとしても、2⁶²×100MS＝5.12
×10¹¹Hr（時間）という膨大な時間がかかつてし
まうので、現実的にROMの読出しは不可能であ
る。また。仮に上記フラグFLAGをセツトするこ
とができたとしても、この実施例では、外部端子
を12ボルトの高電圧しなければ、実際のROM読
出しができない。この端子についても製造者及び
製造依頼者だけが知るようにしておけば、そのソ
フトウエア保護の強化が図られる。

上記端子の存在を第三者が空に知つていたとし
ても、具体的にどの端子かは解らないので、無作
意に外部端子を12ボルトの高電圧にすると、上記
３値判定回路を有さない端子について、12ボルト
もの高電圧を印加すると、内部回路素子を破壊さ
せてしまう恐れが生じるので、この点からもソフ
トウエアの保護を行なうことができる。

さらに、この実施例では、キーコードのビツト
数自身も、製造依頼者の要求に応じて簡単に設定
できるので、キーコードのビツト数をも知らない
第三者による上記ROM読出しをいつそう困難と
させる。

さらに、外部から入力するキーコードを複数の
入力ポートのうち、どの入力ポートを用いるか、
又は上記複数の入力ポート２ないし５を用いて、
異なる入力ポートから特定の順序によりキーコー
ドを取り込むようにすることも、そのプログラム
の設定により極めて簡単に行なうことができ、こ
れにより、いつそうROMのプログラムの保護の
強化を行なうことができる。

一方、製造者及び製造依頼者は、随時にROM
読出しができるので、テステイング及び不良解析
に何ら支障を生じることはない。

また、この実施例では、１チツプマイクロコン
ピユータの持つ多くの機能がそのまま利用でき、
上記プログラム保護のためには、フラグFLAGと
少数のゲートだけの簡単な回路を追加するだけで
第三者に対する極めて強力なプログラム保護を図
ることができる。

この発明は、前記実施例に限定されない。

例えば、上記ROMの読出しは、上記キーコー
ドの一致によりセツトされるフラグFLAGの出力
状態のみで制限及びその解除を行なうものとして
もよい。

あるいは、上記フラグのセツトタイミングをト
リガとして、外部からのROM読出し制御信号を
受け受けるようにしてもよい。

なお、上記特定の命令語によりフラグをセツト
してROMの読出し禁止を解除するものであるの
で、上記実施例の１チツプマイクロコンピユータ
では、外部からの命令語（プログラム）では動作
しないよになつている。

上記１チツプマイクロコンピユータのシステム
構成は、種々変形できるものである。

【図面の簡単な説明】

第１図は、この発明が適用される１チツプマイ
クロコンピユータの一実施例を示すブロツク図、
第２図は、この発明の要部一実施例を示す回路
図、第３図は、この発明の一実施例を示すフロー
チヤート図である。１……CPU、２ないし５……ポート、６……
発振回路、７……タイマー、８……RAM、９…
…ROM、１０……命令レジスタ、１１……命令
デコーダ、１２……３値判定回路。

Claims

【特許請求の範囲】１１つの半導体基板上に少なくともCPUと
RAMとROMが形成されている１チツプマイク
ロコンピユータにおいて、上記ROMにあらかじめ記憶された２値パター
ンから成る第１のキーコードと、外部から入力さ
れる同じく２値パターンから成る第２のキーコー
ドとを比較判定し、上記第１のキーコードと上記
第２のキーコードが一致した場合に第１の信号を
発生する比較判定手段と、外部から信号電圧が印加される外部制御端子
と、上記外部制御端子に内部回路素子が破壊され
る如き高電圧に設定された信号電圧を判定し、第
２の信号を発生する電圧判定手段とを有し、上記第１の信号と上記第２の信号の論理積をと
ることによつて内蔵ROM読出し動作モード信号
を形成し、上記内蔵ROM読出し動作モード信号
に基づいて、上記ROMに記憶されている情報を
外部に読みだし得るようにしてなることを特徴と
する１チツプマイクロコンピユータ。