JPH02102546A - ＧａＡｓ半導体装置の製造方法 - Google Patents
ＧａＡｓ半導体装置の製造方法Info
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- JPH02102546A JPH02102546A JP63257772A JP25777288A JPH02102546A JP H02102546 A JPH02102546 A JP H02102546A JP 63257772 A JP63257772 A JP 63257772A JP 25777288 A JP25777288 A JP 25777288A JP H02102546 A JPH02102546 A JP H02102546A
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- electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＧａＡｓ
Ｆｌｌｉ：Ｔ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｎ 、電界効果トランジスタ）素子におけ
る電極形状の改良に関するものである。
Ｆｌｌｉ：Ｔ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｎ 、電界効果トランジスタ）素子におけ
る電極形状の改良に関するものである。
第３図（ａｌ 、 （ｂｌは従来のＧａＡ ｓ半導体装
置の主要製造段階における断面図である。
置の主要製造段階における断面図である。
第３図ｆ＆）において、ＧａＡｓ半導体基板（１）上の
活性層（２）の上にソース電極（８）、ドレイン電極（
４）をリフトオフ法を用いて形成する。次に、リセスを
エツチングにて形成した後にリフトオフ法にてゲート電
極（６）を形成し、その後、各電極保護の誘電体パッシ
ベーション膜、例えば５ｉｓＮａ 、８１ＯＮ等の膜（
６）を形成する。次に第３図（ｂｌに示すように、めっ
き形成のためパッシベーション膜（６）の所定位置をバ
ッファドフッ酸、ＲＩＥ等でエラチングラ行った後、金
めつき（γ）を形成する。その後、０ａＡｓ半絶縁性基
板（１）の裏面を研摩エツチングを行い所定の厚さにし
、その裏面電極（８）を蒸着、又はＶｉａ Ｈｏ１ｅ工
程後裏面金めつきを形成する。
活性層（２）の上にソース電極（８）、ドレイン電極（
４）をリフトオフ法を用いて形成する。次に、リセスを
エツチングにて形成した後にリフトオフ法にてゲート電
極（６）を形成し、その後、各電極保護の誘電体パッシ
ベーション膜、例えば５ｉｓＮａ 、８１ＯＮ等の膜（
６）を形成する。次に第３図（ｂｌに示すように、めっ
き形成のためパッシベーション膜（６）の所定位置をバ
ッファドフッ酸、ＲＩＥ等でエラチングラ行った後、金
めつき（γ）を形成する。その後、０ａＡｓ半絶縁性基
板（１）の裏面を研摩エツチングを行い所定の厚さにし
、その裏面電極（８）を蒸着、又はＶｉａ Ｈｏ１ｅ工
程後裏面金めつきを形成する。
第４図は上記製造工程で造られた半導体装置の平面図で
ある。
ある。
このように構成されたＧａＡｓＦＥＴを動作させると、
ドレイン電極（４）からソース電極チャネル部（３ａ）
に電流が流れ、ソース電極バット部（３ｂ）からワイヤ
で外部に電流が供給される。素子に電流が流れると発熱
するが、この場合、ソース電極、ドレイン電極のチャネ
ル部（３ａ） 、 Ｃ３ｂ）はボンディングバット部（
３ｂ） 、 （４ｂ）に比べ電極の断面積が小さくなシ
、電流密度が高くなりチャネル部分の温度が最も高くな
る。
ドレイン電極（４）からソース電極チャネル部（３ａ）
に電流が流れ、ソース電極バット部（３ｂ）からワイヤ
で外部に電流が供給される。素子に電流が流れると発熱
するが、この場合、ソース電極、ドレイン電極のチャネ
ル部（３ａ） 、 Ｃ３ｂ）はボンディングバット部（
３ｂ） 、 （４ｂ）に比べ電極の断面積が小さくなシ
、電流密度が高くなりチャネル部分の温度が最も高くな
る。
また、このよりなＧａＡｓＦＥＴを高出力化するために
はゲート幅を長くしドレイン電流を増加させる必要があ
る。
はゲート幅を長くしドレイン電流を増加させる必要があ
る。
従来のＧａＡｓ半導体装置の製造方法は以上のように構
成されていたので、ＧａＡｓＦＥＴの大出力化のためド
レイン電流を増加させるとソース電極。
成されていたので、ＧａＡｓＦＥＴの大出力化のためド
レイン電流を増加させるとソース電極。
ドレイン電極の電流密度が増加し素子の温度が上昇する
という問題があり、また電流密度を下げるには各電極の
断面積を大きくすることが必要であるがめっきの厚みは
レジスト厚及び、パターン精度等の制約がありあまシ厚
くできないため、ソース電極長、ドレイン電極長を広く
する必要がある。
という問題があり、また電流密度を下げるには各電極の
断面積を大きくすることが必要であるがめっきの厚みは
レジスト厚及び、パターン精度等の制約がありあまシ厚
くできないため、ソース電極長、ドレイン電極長を広く
する必要がある。
したがって各電極長を広げることによりチップサイズが
大きくなるという問題点があった。
大きくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＧａＡｓＦＥＴの素子のチップサイズを大き
くすることなく、ドレイン電流を増加できる半導体装置
の製造方法を得ることを目的とする。
たもので、ＧａＡｓＦＥＴの素子のチップサイズを大き
くすることなく、ドレイン電流を増加できる半導体装置
の製造方法を得ることを目的とする。
この発明の半導体装置の製造方法はソース、ドレインの
各電極の形成において、マスクパターンを変えることに
よシ、各電極の形状を各チャネル部先端の幅を狭く、給
電側で幅広く形成するようにしたものである。
各電極の形成において、マスクパターンを変えることに
よシ、各電極の形状を各チャネル部先端の幅を狭く、給
電側で幅広く形成するようにしたものである。
この発明によるＧａＡｓ半導体装置のソース、ドレイン
各電極はチャネル部での電流値が小さい先端部は電極を
狭く、またチャネル部で最も電流値の大きい給電側の電
極を広くすることにより、ソース、ドレイン各電極のチ
ャネル部の電流密度を均一にする。
各電極はチャネル部での電流値が小さい先端部は電極を
狭く、またチャネル部で最も電流値の大きい給電側の電
極を広くすることにより、ソース、ドレイン各電極のチ
ャネル部の電流密度を均一にする。
以下、この発明に係るＧａＡ Ｓ半導体装置の製造方法
の一実施例を図について説明する。
の一実施例を図について説明する。
第１図はこの発明の一実施例であるＧａＡｓ Ｆ Ｅ
Ｔ素子に適用した場合の半導体装置の平面図、第２図（
ａｌ ｔ （ｂｌは第１図のＧａＡｓＦＥＴ素子−のＡ
−Ａ、Ｂ−Ｂ線における部分断面図である。
Ｔ素子に適用した場合の半導体装置の平面図、第２図（
ａｌ ｔ （ｂｌは第１図のＧａＡｓＦＥＴ素子−のＡ
−Ａ、Ｂ−Ｂ線における部分断面図である。
すなわち、この実施例においても、ＧａＡｓＦＥＴ素子
は前記従来のものと同様に半絶縁性基板（１）の活性層
（２）上の所定の位置にソース電極（８）、ドレイン電
極（４）をリフトオフ法にて形成する。この場合ソース
電極（８）、ドレイン電極（４）の各チャネル部（３１
） 、 （４ａ）の形状を先端部を狭く、給電側を広く
するためには各電極の形状に合わせて、写真製版用フォ
トマスクを変えるだけでよく、他の形成方法は、従来の
ものと全く同じである。次にリセスエッチングを行った
後、ゲート電極（５）をリフトオフ法で所定の位置に形
成する。この際、ソース電極（８）、ドレイン電極（４
）の形状は従来と異るが、各電極チャネル間は常に平行
であるので、フォトマスクを変えるだけで従来と同一方
法にて形成できる。次に、各電極保護の誘電体パッシベ
ーション膜（例えば、Ｓｉ ３ Ｎ４ 、８１ＯＮ膜等
）（６）を形成した後、パッシベーションＭ（６）の所
定の位置をバックアトフッ酸、ＲＩＥ等でエツチングを
行い、その後に金めつきを形成する。次に、ＧＬＡＳ半
絶縁性基板（１）の裏面を研摩エツチングを行い、所定
の厚さにし、その面に裏面電極（８）を蒸着、又はＶｉ
ａＨｏｌｅ工程後金めつきを形成する。
は前記従来のものと同様に半絶縁性基板（１）の活性層
（２）上の所定の位置にソース電極（８）、ドレイン電
極（４）をリフトオフ法にて形成する。この場合ソース
電極（８）、ドレイン電極（４）の各チャネル部（３１
） 、 （４ａ）の形状を先端部を狭く、給電側を広く
するためには各電極の形状に合わせて、写真製版用フォ
トマスクを変えるだけでよく、他の形成方法は、従来の
ものと全く同じである。次にリセスエッチングを行った
後、ゲート電極（５）をリフトオフ法で所定の位置に形
成する。この際、ソース電極（８）、ドレイン電極（４
）の形状は従来と異るが、各電極チャネル間は常に平行
であるので、フォトマスクを変えるだけで従来と同一方
法にて形成できる。次に、各電極保護の誘電体パッシベ
ーション膜（例えば、Ｓｉ ３ Ｎ４ 、８１ＯＮ膜等
）（６）を形成した後、パッシベーションＭ（６）の所
定の位置をバックアトフッ酸、ＲＩＥ等でエツチングを
行い、その後に金めつきを形成する。次に、ＧＬＡＳ半
絶縁性基板（１）の裏面を研摩エツチングを行い、所定
の厚さにし、その面に裏面電極（８）を蒸着、又はＶｉ
ａＨｏｌｅ工程後金めつきを形成する。
第２図（ａ１部分ではソース電極（８）の給電側、ドレ
イン電極（４）の先端部であり、ソース電極チャネル部
（３ａ）は広く、ドレイン電極チャネル部（４ａ）は狭
くなる。第２図（ｂ１部分では第２図（ａｌとは反対に
なり、ソース電極チャネル部（３ａ）が狭く、ドレイン
電極チャネル部（４ａ）が広くなる。
イン電極（４）の先端部であり、ソース電極チャネル部
（３ａ）は広く、ドレイン電極チャネル部（４ａ）は狭
くなる。第２図（ｂ１部分では第２図（ａｌとは反対に
なり、ソース電極チャネル部（３ａ）が狭く、ドレイン
電極チャネル部（４ａ）が広くなる。
従来ものと同様に素子を動作させ素子にドレイン電流が
流れるが、各電極チャネルの先端部は電流値が小さく電
極が狭く、また給電部側では電流値が大きく電極が広い
ので、チャネル内の電流密度は等しくなる。
流れるが、各電極チャネルの先端部は電流値が小さく電
極が狭く、また給電部側では電流値が大きく電極が広い
ので、チャネル内の電流密度は等しくなる。
したがって、従来ものに比べ大きい電流が流せるため、
高出力の素子をチップサイズを小さく作成できる。
高出力の素子をチップサイズを小さく作成できる。
なお、上記実施例ではゲート電極（６）が６本の場合に
ついて説明したが、ソース、ドレインゲートの数は各１
つ以上複数個でもよく、−また、ソースドレイン電極の
形状はチャネルの先端部が給電側に比べ狭ければよく、
比率、及び形状は変えても上記実施例と同様の効果を奏
する。
ついて説明したが、ソース、ドレインゲートの数は各１
つ以上複数個でもよく、−また、ソースドレイン電極の
形状はチャネルの先端部が給電側に比べ狭ければよく、
比率、及び形状は変えても上記実施例と同様の効果を奏
する。
以上のようＫこの発明によれば、写真製版のマスクハタ
ーンの変更だけでソース電極、ドレイン電極のチャネル
部の形状を先端部を狭く、給電側を広くするようにした
ので、チャネル内の電流密度が小さく、かつ均一にでき
るためチップサイズを大きくすることなしに、しかも従
来と同様のプロセスでドレイン電流を大きくできるため
、容易に高出力ＧａＡｓＦＥＴ半導体装置が得られる効
果がある。
ーンの変更だけでソース電極、ドレイン電極のチャネル
部の形状を先端部を狭く、給電側を広くするようにした
ので、チャネル内の電流密度が小さく、かつ均一にでき
るためチップサイズを大きくすることなしに、しかも従
来と同様のプロセスでドレイン電流を大きくできるため
、容易に高出力ＧａＡｓＦＥＴ半導体装置が得られる効
果がある。
第１図はこの発明の一実施例によるＧａＡｓ半導体半導
体手直図、第２図ｔａ）は第１図のＡ−Ａ線における部
分断面図、第２図（１）ｌは第１図Ｂ−Ｂ線における部
分断面図、第３図（ａｌ（ｂｌは従来のＧａＡｓ牛導体
装置の主要製造段階における断面図、第４図は従来のＧ
ａＡｓＦＥＴの平面図である。 図において、（１）は半絶縁性ＧａＡｓ基板、（２）は
活性層、（３ａ） 、 （３ｂ）はソース電極チャネル
部及びバット部、（４ａ） 、 Ｃ４ｂ）はドレイン電
極チャネル部及びバット部、（５ａ） 、 （５ｂ）は
ゲート電極チャネル部及ヒバット部、（６）はパッシベ
ーション保護１１、ｆｆ）は金めつき、（８）は裏面電
極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
体手直図、第２図ｔａ）は第１図のＡ−Ａ線における部
分断面図、第２図（１）ｌは第１図Ｂ−Ｂ線における部
分断面図、第３図（ａｌ（ｂｌは従来のＧａＡｓ牛導体
装置の主要製造段階における断面図、第４図は従来のＧ
ａＡｓＦＥＴの平面図である。 図において、（１）は半絶縁性ＧａＡｓ基板、（２）は
活性層、（３ａ） 、 （３ｂ）はソース電極チャネル
部及びバット部、（４ａ） 、 Ｃ４ｂ）はドレイン電
極チャネル部及びバット部、（５ａ） 、 （５ｂ）は
ゲート電極チャネル部及ヒバット部、（６）はパッシベ
ーション保護１１、ｆｆ）は金めつき、（８）は裏面電
極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＧａＡｓ半導体基板上に形成した活性層上にリフトオフ
法にて形成するＧａＡｓＦＥＴのソース、ドレイン電極
において、各電極チャネル部の先端の電極を幅広く、給
電部の電極の幅を狭くしたことを特徴とするＧａＡｓ半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257772A JPH02102546A (ja) | 1988-10-12 | 1988-10-12 | ＧａＡｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257772A JPH02102546A (ja) | 1988-10-12 | 1988-10-12 | ＧａＡｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102546A true JPH02102546A (ja) | 1990-04-16 |
Family
ID=17310888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257772A Pending JPH02102546A (ja) | 1988-10-12 | 1988-10-12 | ＧａＡｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102546A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313083A (en) * | 1988-12-16 | 1994-05-17 | Raytheon Company | R.F. switching circuits |
| US6297787B1 (en) | 1996-01-11 | 2001-10-02 | Fourie, Inc. | Display device |
| JP2008205451A (ja) * | 2007-01-25 | 2008-09-04 | Toppan Printing Co Ltd | 薄膜トランジスタアレイおよびその製造方法 |
| JP2012023212A (ja) * | 2010-07-14 | 2012-02-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
| EP2629332A3 (en) * | 2012-02-17 | 2014-07-30 | International Rectifier Corporation | Transistor having increased breakdown voltage |
| US9070755B2 (en) | 2012-02-17 | 2015-06-30 | International Rectifier Corporation | Transistor having elevated drain finger termination |
| DE102014113467A1 (de) * | 2014-09-18 | 2016-03-24 | Infineon Technologies Austria Ag | Metallisierung eines Feldeffekt-Leistungstransistors |
-
1988
- 1988-10-12 JP JP63257772A patent/JPH02102546A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313083A (en) * | 1988-12-16 | 1994-05-17 | Raytheon Company | R.F. switching circuits |
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| CN105448966A (zh) * | 2014-09-18 | 2016-03-30 | 英飞凌科技奥地利有限公司 | 场效应功率晶体管的金属化结构 |
| US9356118B2 (en) | 2014-09-18 | 2016-05-31 | Infineon Technologies Austria Ag | Metalization of a field effect power transistor |
| US9570565B2 (en) | 2014-09-18 | 2017-02-14 | Infineon Technologies Austria Ag | Field effect power transistor metalization having a comb structure with contact fingers |
| CN105448966B (zh) * | 2014-09-18 | 2019-09-13 | 英飞凌科技奥地利有限公司 | 场效应功率晶体管的金属化结构 |
| DE102014113467B4 (de) | 2014-09-18 | 2022-12-15 | Infineon Technologies Austria Ag | Metallisierung eines Feldeffekt-Leistungstransistors |
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