JPH0210389B2 - - Google Patents
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- JPH0210389B2 JPH0210389B2 JP58172343A JP17234383A JPH0210389B2 JP H0210389 B2 JPH0210389 B2 JP H0210389B2 JP 58172343 A JP58172343 A JP 58172343A JP 17234383 A JP17234383 A JP 17234383A JP H0210389 B2 JPH0210389 B2 JP H0210389B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- test
- data stream
- output data
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はデジタル回路のテスト技術、更に具体
的には、スタート／ストツプ・パルス及びシグネ
チヤ（Signature）・クロツク・パルスが被テス
ト・デバイスから取り出されない、シグネチヤ
（以下特性信号という）分析技法を用いる機能テ
スタに係る。
的には、スタート／ストツプ・パルス及びシグネ
チヤ（Signature）・クロツク・パルスが被テス
ト・デバイスから取り出されない、シグネチヤ
（以下特性信号という）分析技法を用いる機能テ
スタに係る。
特性信号分析（signature analyasis）として
知られる技法によるデジタル・デバイスのテスト
に於ては被テスト・カードからの出力信号をシフ
ト・レジスタに配置するステツプを用いる。所定
の順序に従つて被テスト・カードに与えられる入
力信号の結果として出力信号生じる。16文字シフ
ト・レジスタを用いるならば、結果として得る
“特性信号”は例えばわずか16ビツト長であるが、
シフト・レジスタに含まれるテスト結果は或る期
間にわたつて生じた出力信号全部の積を表わす。
もしも回路が適切に動作するならば、それら16の
ビツトは予期される16のビツトに対応するはずで
あつて、そのカードの動作を成功であるとする事
ができる。このテストに於て、テスト中のカード
の動作に於ける特定の既知の時刻に於て特性信号
の生成を開始し、特定の既知の時刻に於て終了す
る事が重要である。もしもスタートもしくはスト
ツプ信号が１ビツトでもずれていれば、結果とし
て生じる特性信号は不正確であつて、適切に動作
するカードは不具合なものとして判断されるであ
ろう。更に、特性信号クロツクが被テスト・カー
ドからの信号の遷移と一致しない事が大切であ
る。なぜならば、それは適切に動作するカードに
異つた読取り（不安定な特性信号読取り）を生じ
るからである。
知られる技法によるデジタル・デバイスのテスト
に於ては被テスト・カードからの出力信号をシフ
ト・レジスタに配置するステツプを用いる。所定
の順序に従つて被テスト・カードに与えられる入
力信号の結果として出力信号生じる。16文字シフ
ト・レジスタを用いるならば、結果として得る
“特性信号”は例えばわずか16ビツト長であるが、
シフト・レジスタに含まれるテスト結果は或る期
間にわたつて生じた出力信号全部の積を表わす。
もしも回路が適切に動作するならば、それら16の
ビツトは予期される16のビツトに対応するはずで
あつて、そのカードの動作を成功であるとする事
ができる。このテストに於て、テスト中のカード
の動作に於ける特定の既知の時刻に於て特性信号
の生成を開始し、特定の既知の時刻に於て終了す
る事が重要である。もしもスタートもしくはスト
ツプ信号が１ビツトでもずれていれば、結果とし
て生じる特性信号は不正確であつて、適切に動作
するカードは不具合なものとして判断されるであ
ろう。更に、特性信号クロツクが被テスト・カー
ドからの信号の遷移と一致しない事が大切であ
る。なぜならば、それは適切に動作するカードに
異つた読取り（不安定な特性信号読取り）を生じ
るからである。
米国特許第3976864号同第4192451号の明細書は
特性信号分析法によつてデジタル装置をテストす
るための装置を開示している。しかしながら、こ
れらの従来装置に於いては特性信号発生手段を働
らかせるために被テスト・デバイスが所要のスタ
ート／ストツプ信号及び特性信号クロツクを与え
る事が必要であつた。これによつて特性信号分析
法の効用に制限が加えられた。例えばシングル・
チツプ・マイクロプロセツサの様な集積回路には
特性信号分析のために必要なテストの可能性を与
える条件を備える事ができない。即ち、或る回路
についてはＩ／Ｏピンに於てクロツク・サイクル
を得る事ができないのである。
特性信号分析法によつてデジタル装置をテストす
るための装置を開示している。しかしながら、こ
れらの従来装置に於いては特性信号発生手段を働
らかせるために被テスト・デバイスが所要のスタ
ート／ストツプ信号及び特性信号クロツクを与え
る事が必要であつた。これによつて特性信号分析
法の効用に制限が加えられた。例えばシングル・
チツプ・マイクロプロセツサの様な集積回路には
特性信号分析のために必要なテストの可能性を与
える条件を備える事ができない。即ち、或る回路
についてはＩ／Ｏピンに於てクロツク・サイクル
を得る事ができないのである。
本発明は、被テスト・カードによつて生じる出
力データ流に於ける第１の遷移から特性信号を発
生するためのスタート信号を取り出す事によつて
該信号をうるための技法に係る。この方法は接近
中のテスト出力データ流をモニタしうる様に、出
力データ流をしてテスト装置による検出のための
フラグ信号を搬送させる事によつて達成される。
出力データ流は、例えば信号が“１”の状態に維
持されたのち“０”の状態へ遷移する任意の長い
期間にわたる信号を搬送しうる。その遷移が測定
すべきデータ・ビツト流の開始点を示し即ちフラ
グし、それによつてスタート信号をうる事ができ
る。更に本発明に於ては、安定な状態の下でデー
タ・ビツトを特性信号分析テスタ内に移動させる
ためにクロツクを発生しうるように、測定すべき
ビツトが予じめ定義したビツト・セル期間内に納
まる事が必要とされる。ストツプ・パルスは任意
の特定のテストに於て測定すべき所定数のビツ
ト・セルをカウントし、そのカウント数になつた
時にストツプ信号を発生させる事によつて得られ
る。
力データ流に於ける第１の遷移から特性信号を発
生するためのスタート信号を取り出す事によつて
該信号をうるための技法に係る。この方法は接近
中のテスト出力データ流をモニタしうる様に、出
力データ流をしてテスト装置による検出のための
フラグ信号を搬送させる事によつて達成される。
出力データ流は、例えば信号が“１”の状態に維
持されたのち“０”の状態へ遷移する任意の長い
期間にわたる信号を搬送しうる。その遷移が測定
すべきデータ・ビツト流の開始点を示し即ちフラ
グし、それによつてスタート信号をうる事ができ
る。更に本発明に於ては、安定な状態の下でデー
タ・ビツトを特性信号分析テスタ内に移動させる
ためにクロツクを発生しうるように、測定すべき
ビツトが予じめ定義したビツト・セル期間内に納
まる事が必要とされる。ストツプ・パルスは任意
の特定のテストに於て測定すべき所定数のビツ
ト・セルをカウントし、そのカウント数になつた
時にストツプ信号を発生させる事によつて得られ
る。
特性信号分析は複雑な電子回路の適切な動作を
テストするために用いられる通常の方法である。
テストを実施するために、フイードバツクのない
既知のループ内に電子回路を入れ、出力パターン
即ち特性信号が発生されるのを見るために選択し
たノードをテストする。正しい出力特性信号は特
定のサイクリツク冗長検査（CRC）コードであ
る。このCRCコードの値及び安定度に依存して、
発生されたコードを予期したコードとの比較によ
つて正しく動作しているかについてノードを検査
できる。発生されるコード値は、CRC発生装置、
例えばフイードバツク・シフト・レジスタ内への
被テスト・ノードの出力データ流をクロツキング
する事によつて得られる。クロツクが出力データ
流のサンプリングを可能にする際に被テスト・ノ
ードからの信号が変化しない様にクロツク・パル
スを選ぶ。
テストするために用いられる通常の方法である。
テストを実施するために、フイードバツクのない
既知のループ内に電子回路を入れ、出力パターン
即ち特性信号が発生されるのを見るために選択し
たノードをテストする。正しい出力特性信号は特
定のサイクリツク冗長検査（CRC）コードであ
る。このCRCコードの値及び安定度に依存して、
発生されたコードを予期したコードとの比較によ
つて正しく動作しているかについてノードを検査
できる。発生されるコード値は、CRC発生装置、
例えばフイードバツク・シフト・レジスタ内への
被テスト・ノードの出力データ流をクロツキング
する事によつて得られる。クロツクが出力データ
流のサンプリングを可能にする際に被テスト・ノ
ードからの信号が変化しない様にクロツク・パル
スを選ぶ。
特性信号分析法を用いてデイジタル回路をテス
トするために種々のタイプの装置が提案されてき
た。本発明は特性信号分析技法を用いる任意のテ
スト装置と共に用いる事ができるものである。
トするために種々のタイプの装置が提案されてき
た。本発明は特性信号分析技法を用いる任意のテ
スト装置と共に用いる事ができるものである。
第１図は特性信号分析法を用いる特定の自動化
テスト装置を示す。この装置は回路の動作をチエ
ツクし、適切な動作を示さないならば、不具合な
素子を識別するためにその回路について障害追求
（トラブルシユート）を実施するための装置であ
る。CPU１０にはキーボード及びCCRTデイス
プレイ装置１１，１２、デイスク・ドライブ１３
及びプリンタ１４が設けられている。これらの周
辺装置によつて特定のテスト・シーケンスが入力
され、その結果が出力される。ダイナミツク・ア
クセス・メモリ（RAM）１５はテスト・シーケ
ンスを制御するためのオペレーシヨン・ソフトウ
エア及びテーブルを記憶する。例えば、RAM１
５はテスト中のカードを動作させるのに必要なマ
イクロコードを含む。このマイクロコードは複数
のセグメントに分割され、その各々は特性信号分
析のためのあるループ上の完全に自立したルーチ
ン（self―contained routine）である。テスト・
マイクロコード・セグメントはCPUによつて小
型の双方向ポート・スタチツクPAM１６へ一時
に１セグメント宛ロードされる。CPUが被テス
ト・カード（Card under test……CUT）１７に
対するリセツトを解放すると、被テスト・カード
上の（あるいはパーソナリテイ・カード１８上
の）マイクロプロセツサは双方向ポートRAM１
６に於いて利用可能な個々のテスト・セグメント
を実行する事ができ、そのルーチンに関連する全
ての特性信号が測定されてしまうまでそのルーチ
ンを連続的にループさせる。一組の測定の完了時
に、次のマイクロコード・ルーチンがRAM１６
へロードされる間に被テスト・カードに対するリ
セツトが再付勢される。
テスト装置を示す。この装置は回路の動作をチエ
ツクし、適切な動作を示さないならば、不具合な
素子を識別するためにその回路について障害追求
（トラブルシユート）を実施するための装置であ
る。CPU１０にはキーボード及びCCRTデイス
プレイ装置１１，１２、デイスク・ドライブ１３
及びプリンタ１４が設けられている。これらの周
辺装置によつて特定のテスト・シーケンスが入力
され、その結果が出力される。ダイナミツク・ア
クセス・メモリ（RAM）１５はテスト・シーケ
ンスを制御するためのオペレーシヨン・ソフトウ
エア及びテーブルを記憶する。例えば、RAM１
５はテスト中のカードを動作させるのに必要なマ
イクロコードを含む。このマイクロコードは複数
のセグメントに分割され、その各々は特性信号分
析のためのあるループ上の完全に自立したルーチ
ン（self―contained routine）である。テスト・
マイクロコード・セグメントはCPUによつて小
型の双方向ポート・スタチツクPAM１６へ一時
に１セグメント宛ロードされる。CPUが被テス
ト・カード（Card under test……CUT）１７に
対するリセツトを解放すると、被テスト・カード
上の（あるいはパーソナリテイ・カード１８上
の）マイクロプロセツサは双方向ポートRAM１
６に於いて利用可能な個々のテスト・セグメント
を実行する事ができ、そのルーチンに関連する全
ての特性信号が測定されてしまうまでそのルーチ
ンを連続的にループさせる。一組の測定の完了時
に、次のマイクロコード・ルーチンがRAM１６
へロードされる間に被テスト・カードに対するリ
セツトが再付勢される。
第１図のテスト装置に於て、全てのテスト固定
手段２０がパーソナリテイ・カード１８を担持す
ると共に共通のインターフエース構造体である固
定ベース２１に差込まれる。共通インターフエー
スはCPUチヤネル、スタチツクRAMインターフ
エース、特性信号アナライザ及びプログラマブル
電源（PPS）から成り立つ。CPUが被テスト・
カード１７上のリセツトをトグル即ちオン／オフ
状態にし他のテスト・ポイントを制御し、条件を
設定しうる様に出力ポート・アドレスを予約す
る。テスターCPUチヤネルはこの機能を達成す
るために個々のパーソナリテイ・カード上の回路
に取りつけられる。
手段２０がパーソナリテイ・カード１８を担持す
ると共に共通のインターフエース構造体である固
定ベース２１に差込まれる。共通インターフエー
スはCPUチヤネル、スタチツクRAMインターフ
エース、特性信号アナライザ及びプログラマブル
電源（PPS）から成り立つ。CPUが被テスト・
カード１７上のリセツトをトグル即ちオン／オフ
状態にし他のテスト・ポイントを制御し、条件を
設定しうる様に出力ポート・アドレスを予約す
る。テスターCPUチヤネルはこの機能を達成す
るために個々のパーソナリテイ・カード上の回路
に取りつけられる。
第１図の特性信号分析テスターでテストした各
カードに対して、被テスト・カードからテスター
へのインターフエースを与えるために特別なパー
ソナリテイ・カード１８が必要である。更にパー
ソナリテイ・カード１８は特性信号分析に必要な
付加的な回路のための位置を与える。パーソナリ
テイ・カードにテストのために特別な回路を配置
する事によつて、製品カードにおける相当なコス
ト節減が呈せられる。それを配置しない場合、特
性信号分析装置へ直接インターフエースするのに
必要とされるフツクを備えねばならない。この方
法を用いる事によつて、テストのために単一のエ
ンテイテイ（entity）を形成すべく製品カードを
パーソナリテイ・カードと組合せることができ
る。例えば、被テスト・カードがマイクロプロセ
ツサを含むならば、パーソナリテイ・カードはス
タチツクRAM１６に記憶したテスト・シーケン
スに従つてマイクロプロセツサを動作させる様に
被テスト・カードの入出力ピンを接続する。もし
も被テスト・カードがマイクロプロセツサを有し
ないならば、それはパーソナリテイ・カードに配
置することができる。いずれの場合にも、パーソ
ナリテイ・カード及び被テスト・カードの組合せ
は、特性信号分析装置１９へ送られる出力データ
流を生じる様にそれ自体を動作させる能力を備え
る。
カードに対して、被テスト・カードからテスター
へのインターフエースを与えるために特別なパー
ソナリテイ・カード１８が必要である。更にパー
ソナリテイ・カード１８は特性信号分析に必要な
付加的な回路のための位置を与える。パーソナリ
テイ・カードにテストのために特別な回路を配置
する事によつて、製品カードにおける相当なコス
ト節減が呈せられる。それを配置しない場合、特
性信号分析装置へ直接インターフエースするのに
必要とされるフツクを備えねばならない。この方
法を用いる事によつて、テストのために単一のエ
ンテイテイ（entity）を形成すべく製品カードを
パーソナリテイ・カードと組合せることができ
る。例えば、被テスト・カードがマイクロプロセ
ツサを含むならば、パーソナリテイ・カードはス
タチツクRAM１６に記憶したテスト・シーケン
スに従つてマイクロプロセツサを動作させる様に
被テスト・カードの入出力ピンを接続する。もし
も被テスト・カードがマイクロプロセツサを有し
ないならば、それはパーソナリテイ・カードに配
置することができる。いずれの場合にも、パーソ
ナリテイ・カード及び被テスト・カードの組合せ
は、特性信号分析装置１９へ送られる出力データ
流を生じる様にそれ自体を動作させる能力を備え
る。
特性信号分析装置１９は、被テスト・カードか
ら受取られるスタート、ストツプ、クロツク及び
データ線のための結線を有する。各々の必要とさ
れる特性信号に対して、分析装置１９は適当なク
ロツクで選択したデータ線をサンプルする。一旦
完全なスタート／ストツプ期間がサンプルされる
と、特性信号分析装置はCPUに対する中断を生
じる。よつてCPUは発生した特性信号を読取り、
それを予期した特性信号と比べることができる。
スタート、ストツプ、クロツク及びデータ信号は
全てパーソナリテイ・カードを通して特性信号分
析装置へ送られる。データ信号のうちのあるもの
はテスト範囲ないしテスト効率を改善すべく論理
的に結合され、他の信号は比較装置によつて条件
付けられた後、直後パーソナリテイ・カードを通
過する。
ら受取られるスタート、ストツプ、クロツク及び
データ線のための結線を有する。各々の必要とさ
れる特性信号に対して、分析装置１９は適当なク
ロツクで選択したデータ線をサンプルする。一旦
完全なスタート／ストツプ期間がサンプルされる
と、特性信号分析装置はCPUに対する中断を生
じる。よつてCPUは発生した特性信号を読取り、
それを予期した特性信号と比べることができる。
スタート、ストツプ、クロツク及びデータ信号は
全てパーソナリテイ・カードを通して特性信号分
析装置へ送られる。データ信号のうちのあるもの
はテスト範囲ないしテスト効率を改善すべく論理
的に結合され、他の信号は比較装置によつて条件
付けられた後、直後パーソナリテイ・カードを通
過する。
特性信号測定に課せられた１つの制限は被テス
ト・カード（CUT）から生じた、特性信号分析
装置へ与えられる信号は同期していなければなら
ない事である。これらの信号は測定すべきデー
タ・ビツト流、システム・クロツク、スタート・
パルス及びストツプ・パルスを含む。後の二つの
信号（システム・クロツクに同期していなければ
ならない）はデータ・ビツト流を装置内へゲート
させる為に用いられる。特性信号分析測定にこれ
らの信号を用いる場合の問題は多い。例えば、被
テスト・カードに於るクロツクはテスト・ポイン
トを通して直接アクセスできない事があり、デー
タ、スタート／ストツプ・パルスはシステム・ク
ロツクと同期するが、相互に非同期的である場合
が存在する。
ト・カード（CUT）から生じた、特性信号分析
装置へ与えられる信号は同期していなければなら
ない事である。これらの信号は測定すべきデー
タ・ビツト流、システム・クロツク、スタート・
パルス及びストツプ・パルスを含む。後の二つの
信号（システム・クロツクに同期していなければ
ならない）はデータ・ビツト流を装置内へゲート
させる為に用いられる。特性信号分析測定にこれ
らの信号を用いる場合の問題は多い。例えば、被
テスト・カードに於るクロツクはテスト・ポイン
トを通して直接アクセスできない事があり、デー
タ、スタート／ストツプ・パルスはシステム・ク
ロツクと同期するが、相互に非同期的である場合
が存在する。
この問題を解決するために、本発明はスター
ト、ストツプ及びクロツクのパルスを被テスト・
カードから得なければならないという要件を回避
する自己クロツク型特性信号分析装置を提供する
ものである。
ト、ストツプ及びクロツクのパルスを被テスト・
カードから得なければならないという要件を回避
する自己クロツク型特性信号分析装置を提供する
ものである。
本発明に於て、被テスト・カードから必要とさ
れる唯一の信号は出力データ・ビツト流である。
本発明に於てはデータ・ビツト流の先端が所定の
フオーマツトに続く事及び測定すべきビツトが予
じめ定義したビツト・セル期間内に適合する事が
必要である。もしも被テスト・カードから送られ
たデータがこれらの要件を満足させないならば、
これらの要件をデータ流内に入れる事ができる。
例えば、被テスト・カードの動作が内部的にマイ
クロプログラムした自己テスト・ルーチンで始ま
る場合、テストをＩ／Ｏポート出力に於て首尾よ
くモニタできる様に、小さな付加マイクロコード
に先端要件及びビツト・セル期間を含ませること
ができる。
れる唯一の信号は出力データ・ビツト流である。
本発明に於てはデータ・ビツト流の先端が所定の
フオーマツトに続く事及び測定すべきビツトが予
じめ定義したビツト・セル期間内に適合する事が
必要である。もしも被テスト・カードから送られ
たデータがこれらの要件を満足させないならば、
これらの要件をデータ流内に入れる事ができる。
例えば、被テスト・カードの動作が内部的にマイ
クロプログラムした自己テスト・ルーチンで始ま
る場合、テストをＩ／Ｏポート出力に於て首尾よ
くモニタできる様に、小さな付加マイクロコード
に先端要件及びビツト・セル期間を含ませること
ができる。
自己クロツク識別サイン分析装置を動作させる
ために、テスト時に２つのパラメータ―クロツ
ク・レート数（マルチプライア）及びビツト・セ
ル・カウント―を定義し、装置内へロードする事
が必要である。ビツト・セル・カウントは、正確
なストツプ信号を生じうる様に測定すべきデー
タ・ビツト流におけるビツトの数を指定する。ク
ロツク・レート数は、安定した状態の下で特性信
号分析装置内への各データ・ビツトをクロツキン
グするためのデータ・クロツク信号を発生しうる
様に、データ・ビツトあたりのシステム・クロツ
ク・パルスの数を指定する。第２回はテストを実
施するために用いるビツト・セル時間、システ
ム・クロツク（CK）及びデータ・クロツク
（DK）信号の関係を示す。データ・クロツク信
号の先端はビツト・セル時間の中間点において発
生される事に注目されたい。これによつて、安定
な状態の下での分析装置内へのデータ流のクロツ
キングが可能となる。第２図に於て、ビツト・セ
ル時間あたりのシステム・クロツク・パルスの数
を示すクロツク・レート数は４である。（Ｒ＝
FCK／FDK＝４クロツク・レート数）。
ために、テスト時に２つのパラメータ―クロツ
ク・レート数（マルチプライア）及びビツト・セ
ル・カウント―を定義し、装置内へロードする事
が必要である。ビツト・セル・カウントは、正確
なストツプ信号を生じうる様に測定すべきデー
タ・ビツト流におけるビツトの数を指定する。ク
ロツク・レート数は、安定した状態の下で特性信
号分析装置内への各データ・ビツトをクロツキン
グするためのデータ・クロツク信号を発生しうる
様に、データ・ビツトあたりのシステム・クロツ
ク・パルスの数を指定する。第２回はテストを実
施するために用いるビツト・セル時間、システ
ム・クロツク（CK）及びデータ・クロツク
（DK）信号の関係を示す。データ・クロツク信
号の先端はビツト・セル時間の中間点において発
生される事に注目されたい。これによつて、安定
な状態の下での分析装置内へのデータ流のクロツ
キングが可能となる。第２図に於て、ビツト・セ
ル時間あたりのシステム・クロツク・パルスの数
を示すクロツク・レート数は４である。（Ｒ＝
FCK／FDK＝４クロツク・レート数）。
第３図は、測定すべき特定のシーケンスにおけ
るビツト・セル・カウントが６である様な場合の
テストに含まれる波形図である。６は図示しやす
くするために選択されたものであり、CRC発生
装置の動作境界内において、またクロツク及びデ
ータ信号の間の同期が失なわれない限りにおいて
任意の数を選択しうる。第３図に於て、測定すべ
き６つのビツト・セルが後に続く第１の遷移信号
によつてテスト・データ流が示される。第２図に
おける様に、ビツト・セルあたり１個のデータ・
クロツク・パルスが発生され、クロツク・パルス
の先端はデータ・ビツトの中間点付近に配置され
ている。
るビツト・セル・カウントが６である様な場合の
テストに含まれる波形図である。６は図示しやす
くするために選択されたものであり、CRC発生
装置の動作境界内において、またクロツク及びデ
ータ信号の間の同期が失なわれない限りにおいて
任意の数を選択しうる。第３図に於て、測定すべ
き６つのビツト・セルが後に続く第１の遷移信号
によつてテスト・データ流が示される。第２図に
おける様に、ビツト・セルあたり１個のデータ・
クロツク・パルスが発生され、クロツク・パルス
の先端はデータ・ビツトの中間点付近に配置され
ている。
適切な動作を行なわせるために、テストすべき
データに対して任意の長い期間が先行してとられ
ており、この期間に於て信号は“１”状態に維持
され、続いて第１の遷移信号―“０”状態への遷
移―が生じる。第１の“１”から“０”への遷移
をフラグ信号Ｆ（データ・ビツト流のサンプリン
グ開始のための基準）として用いる。第１遷移信
号の検出によりスタート・パルス（START）が
発生しひいてはゲート信号（GATE）が得られ
る。これによつて特性信号を計算すべく特性信号
分析装置における線形フイードバツク・レジスタ
へのデータ・ビツトのゲートが可能となる。更に
スタート・パルスはビツト・カウンタ（BIT
CTR）及びビツト・カウントがロードされたダ
ウン・カウンタを動作させる。ビツト・カウンタ
が０カウントになるとストツプ・パルス
（STOP）が生じる。ひいては、このストツプ・
パルスはゲート信号を降下させ、よつてフイード
バツク・レジスタはテスト期間中出力データ流の
特性信号を含む。
データに対して任意の長い期間が先行してとられ
ており、この期間に於て信号は“１”状態に維持
され、続いて第１の遷移信号―“０”状態への遷
移―が生じる。第１の“１”から“０”への遷移
をフラグ信号Ｆ（データ・ビツト流のサンプリン
グ開始のための基準）として用いる。第１遷移信
号の検出によりスタート・パルス（START）が
発生しひいてはゲート信号（GATE）が得られ
る。これによつて特性信号を計算すべく特性信号
分析装置における線形フイードバツク・レジスタ
へのデータ・ビツトのゲートが可能となる。更に
スタート・パルスはビツト・カウンタ（BIT
CTR）及びビツト・カウントがロードされたダ
ウン・カウンタを動作させる。ビツト・カウンタ
が０カウントになるとストツプ・パルス
（STOP）が生じる。ひいては、このストツプ・
パルスはゲート信号を降下させ、よつてフイード
バツク・レジスタはテスト期間中出力データ流の
特性信号を含む。
第４図は第２図及び第３図に示した関係を実施
するための回路を示す。線形フイードバツク・シ
フト・レジスタ４０は、その内部に於て特性信号
が発生される装置であつて、第１図の１９に於て
示す特性信号分析装置の一部である。フイードバ
ツク・レジスタ４０への入力データ流は被テス
ト・カード１７の出力データであつて、それは検
出しうる第１遷移信号を生じるために前記の様に
信号が“１”状態に維持されるところの任意の長
い期間の期限に適合しなければならない。その信
号はスタート・パルス検出装置４１に於て検出さ
れ、システム・クロツク４３に於て生じたシステ
ム・クロツク・パルスをカウントすべくカウンタ
４２をスタートさせる。第１のデータ・クロツク
信号（DK）はカウンタ４２がクロツク・レート
数／２に達した時に生じる。その結果はデータ・
ビツト・セルの中間点におけるデータ・クロツク
信号の生成である。以後はカウンタ４２がクロツ
ク・レート数をカウントする毎にデータ・クロツ
ク・パルスが発生される。
するための回路を示す。線形フイードバツク・シ
フト・レジスタ４０は、その内部に於て特性信号
が発生される装置であつて、第１図の１９に於て
示す特性信号分析装置の一部である。フイードバ
ツク・レジスタ４０への入力データ流は被テス
ト・カード１７の出力データであつて、それは検
出しうる第１遷移信号を生じるために前記の様に
信号が“１”状態に維持されるところの任意の長
い期間の期限に適合しなければならない。その信
号はスタート・パルス検出装置４１に於て検出さ
れ、システム・クロツク４３に於て生じたシステ
ム・クロツク・パルスをカウントすべくカウンタ
４２をスタートさせる。第１のデータ・クロツク
信号（DK）はカウンタ４２がクロツク・レート
数／２に達した時に生じる。その結果はデータ・
ビツト・セルの中間点におけるデータ・クロツク
信号の生成である。以後はカウンタ４２がクロツ
ク・レート数をカウントする毎にデータ・クロツ
ク・パルスが発生される。
クロツク・レート数用手動スイツチ４４からあ
るいはレジススタ４５を介してCPU１０から自
動的にカウンタ４２へ所望のクロツク・レート数
をロードする。いずれの場合も、テストする人は
システム・クロツク周波数及び被テスト・デバイ
スによつて生じるビツト・セル時間に関する情報
から適切なクロツク・レート数を決定しなければ
ならない。使用する人は被テスト・デバイスに於
てタイマをセツトする事によつてビツト・セル時
間をプログラムする事が出来、所望ならばシステ
ム・クロツクをプログラムしうるものとする事が
可能である。
るいはレジススタ４５を介してCPU１０から自
動的にカウンタ４２へ所望のクロツク・レート数
をロードする。いずれの場合も、テストする人は
システム・クロツク周波数及び被テスト・デバイ
スによつて生じるビツト・セル時間に関する情報
から適切なクロツク・レート数を決定しなければ
ならない。使用する人は被テスト・デバイスに於
てタイマをセツトする事によつてビツト・セル時
間をプログラムする事が出来、所望ならばシステ
ム・クロツクをプログラムしうるものとする事が
可能である。
最初にカウンタ４２がクロツク・レート数に等
いいカウントに達する時に、スタート信号が発生
される。そのスタート信号は出力テスト・ビツト
流が受取られる様に特性信号分析装置のフイード
バツク・シフト・レジスタ４０へイネーブル
（enable）信号を与えるためにフリツプ・フロツ
プ・ゲート４８を付勢する。
いいカウントに達する時に、スタート信号が発生
される。そのスタート信号は出力テスト・ビツト
流が受取られる様に特性信号分析装置のフイード
バツク・シフト・レジスタ４０へイネーブル
（enable）信号を与えるためにフリツプ・フロツ
プ・ゲート４８を付勢する。
テスト・ビツト流のためのビツト・カウントは
ビツト・カウント・スイツチ４７によつて手動的
に、あるいはCPU１０によつて自動的にビツ
ト・カウント・レジスタ４６にロードできる。減
算ビツト・カウント・レジスタ４６はスタート信
号によつてカウントを開始し、ビツト・カウント
に達した時に出力ストツプ信号を生じるまでデー
タ・クロツク・パルスをカウントする。ストツプ
信号はフツプ・フロツプ・ゲート回路４８を付勢
し、よつてフイードバツク・シフト・レジスタ４
０へのイネーブル信号を低下させる。第４図の装
置の全ての成分は標準的なレジスタ、カウンタ、
検出装置もしくはフリツプ・フロツプ回路であつ
て、第１図に示される様な装置が用いられるなら
ばパーソナリテイ・カード１８に含まれる事も可
能であり、あるいは特性信号分析手段を有するか
もしくは該手段内の任意の便宜的なメカニズムに
含ませる事ができる。
ビツト・カウント・スイツチ４７によつて手動的
に、あるいはCPU１０によつて自動的にビツ
ト・カウント・レジスタ４６にロードできる。減
算ビツト・カウント・レジスタ４６はスタート信
号によつてカウントを開始し、ビツト・カウント
に達した時に出力ストツプ信号を生じるまでデー
タ・クロツク・パルスをカウントする。ストツプ
信号はフツプ・フロツプ・ゲート回路４８を付勢
し、よつてフイードバツク・シフト・レジスタ４
０へのイネーブル信号を低下させる。第４図の装
置の全ての成分は標準的なレジスタ、カウンタ、
検出装置もしくはフリツプ・フロツプ回路であつ
て、第１図に示される様な装置が用いられるなら
ばパーソナリテイ・カード１８に含まれる事も可
能であり、あるいは特性信号分析手段を有するか
もしくは該手段内の任意の便宜的なメカニズムに
含ませる事ができる。
本発明の特性信号分析回路は大きな値のクロツ
ク・レート数を用いて、もしくは相対的に小さな
ビツト・カウントに関して首尾よく働く。非常に
長いビツト流すなわち非常に高いデータ・レート
数に関して、もしもシステム・クロツクがビツ
ト・セル時間の整数倍でないならば、タイミング
エラーが生じうる。しかしながら、この問題はク
ロツク及びデータ入力にプログラマブル遅延線を
用いる事によつて緩和される。
ク・レート数を用いて、もしくは相対的に小さな
ビツト・カウントに関して首尾よく働く。非常に
長いビツト流すなわち非常に高いデータ・レート
数に関して、もしもシステム・クロツクがビツ
ト・セル時間の整数倍でないならば、タイミング
エラーが生じうる。しかしながら、この問題はク
ロツク及びデータ入力にプログラマブル遅延線を
用いる事によつて緩和される。
第１図は特性信号分析技法を用いる或るタイプ
のテスト装置を示す図、第２図及び第３図は本発
明に用いるいくつかの信号の関係を示す図、第４
図は本発明を実施するための回路を示す図であ
る。 １７…被テスト・カード、４０…線形フイード
バツク・シフト・レジスタ、４１…スタート・パ
ルス検出装置、４２…カウンタ、４３…システ
ム・クロツク、４４…クロツク・レート数スイツ
チ、４５…レジスタ、４６…ビツト・カウント・
レジスタ、４７…ビツト・カウント・スイツチ、
４８…ゲート回路。
のテスト装置を示す図、第２図及び第３図は本発
明に用いるいくつかの信号の関係を示す図、第４
図は本発明を実施するための回路を示す図であ
る。 １７…被テスト・カード、４０…線形フイード
バツク・シフト・レジスタ、４１…スタート・パ
ルス検出装置、４２…カウンタ、４３…システ
ム・クロツク、４４…クロツク・レート数スイツ
チ、４５…レジスタ、４６…ビツト・カウント・
レジスタ、４７…ビツト・カウント・スイツチ、
４８…ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 下記(イ)ないし(ハ)の構成を有するサイクリツ
ク・コード発生装置を含むシグネチヤ分析装置。 (イ) 被テスト・デバイスから生じたテスト出力デ
ータ流であつてその先頭位置にフラグを含むよ
うにされているものを受け取つてそのフラグを
検出し、上記サイクリツク・コード発生装置に
よる上記出力データ流の受領を開始させるため
のスタート・パルスを生じるフラグ検出手段。 (ロ) 上記サイクリツク・コード発生装置へ上記テ
スト出力データ流をクロツキングするために、
上記テスト出力データ流における１データ・ビ
ツト・セルあたり一個宛クロツク・パルスを発
生するクロツク手段。このクロツク手段は上記
被テスト・デバイスより大きなクロツク周波数
を有するクロツク発生器と、上記被テスト・デ
バイスのクロツク周波数に応じた逓降値を設定
することに基づいて上記クロツク発生器のクロ
ツクを上記被テスト・デバイスのクロツクに実
質的に逓降して上記クロツク・パルスを生成す
る逓降器とからなり、かつ上記クロツク・パル
スのクロツキング遷移が上記データ・ビツト・
セルのほぼ中央に位置するように上記クロツ
ク・パルスの発生開始タイミングを選定するよ
うにしている。 (ハ) 上記テスト出力データ流に於けるビツトの数
のカウントが終了した時に、上記サイクリツ
ク・コード発生装置による上記出力データ流の
受領が行なわれない様にするためのストツプ・
パルスを発生する信号発生手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US451506 | 1982-12-20 | ||
| US06/451,506 US4534030A (en) | 1982-12-20 | 1982-12-20 | Self-clocked signature analyzer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116066A JPS59116066A (ja) | 1984-07-04 |
| JPH0210389B2 true JPH0210389B2 (ja) | 1990-03-07 |
Family
ID=23792496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172343A Granted JPS59116066A (ja) | 1982-12-20 | 1983-09-20 | シグネチヤ分析装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4534030A (ja) |
| EP (1) | EP0113393B1 (ja) |
| JP (1) | JPS59116066A (ja) |
| DE (2) | DE3382655T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3325247A1 (de) * | 1983-07-13 | 1985-01-24 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Schaltungsanordnung zum testen einer digitalen schaltung |
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| GB2211311A (en) * | 1985-08-01 | 1989-06-28 | Fluke Mfg Co John | Testing electronic circuits |
| ATE84165T1 (de) * | 1985-10-15 | 1993-01-15 | Sony Corp | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
| US4864570A (en) * | 1987-06-29 | 1989-09-05 | International Business Machines Corporation | Processing pulse control circuit for use in device performing signature analysis of digital circuits |
| US4897842A (en) * | 1987-11-05 | 1990-01-30 | Ampex Corporation | Integrated circuit signature analyzer for testing digital circuitry |
| JPH0244431A (ja) * | 1988-08-05 | 1990-02-14 | Nippon Motoroola Kk | 保護命令取出し装置 |
| US5488615A (en) * | 1990-02-28 | 1996-01-30 | Ail Systems, Inc. | Universal digital signature bit device |
| FR2718244B1 (fr) * | 1994-03-31 | 1996-05-31 | Sextant Avionique | Procédé et dispositif pour la détection de pannes sur des cartes électroniques. |
| US5802073A (en) * | 1994-09-23 | 1998-09-01 | Vlsi Technology, Inc. | Built-in self test functional system block for UTOPIA interface |
| US6324654B1 (en) * | 1998-03-30 | 2001-11-27 | Legato Systems, Inc. | Computer network remote data mirroring system |
| US7103797B1 (en) | 1998-03-30 | 2006-09-05 | Emc Corporation | Resource allocation throttling in remote data mirroring system |
| US7093151B1 (en) * | 2000-09-22 | 2006-08-15 | Cypress Semiconductor Corp. | Circuit and method for providing a precise clock for data communications |
| US7152193B2 (en) * | 2002-08-13 | 2006-12-19 | Lsi Logic Corporation | Embedded sequence checking |
| US7809973B2 (en) * | 2005-11-16 | 2010-10-05 | Cypress Semiconductor Corporation | Spread spectrum clock for USB |
| US8843797B2 (en) | 2012-06-27 | 2014-09-23 | International Business Machines Corporation | Signature compression register instability isolation and stable signature mask generation for testing VLSI chips |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1454574A (fr) * | 1965-10-22 | 1966-02-11 | Siemens Ag | Modulateur par impulsions codées |
| US3678222A (en) * | 1970-11-25 | 1972-07-18 | Stromberg Carlson Corp | Test apparatus for digital repeaters |
| US3843893A (en) * | 1973-07-20 | 1974-10-22 | Hewlett Packard Co | Logical synchronization of test instruments |
| US3976864A (en) * | 1974-09-03 | 1976-08-24 | Hewlett-Packard Company | Apparatus and method for testing digital circuits |
| JPS5250101A (en) * | 1975-10-20 | 1977-04-21 | Toshiba Corp | Start-stop synchronism control system |
| US4090035A (en) * | 1975-12-17 | 1978-05-16 | Martin Marietta Corporation | Line access module |
| US4053738A (en) * | 1976-09-27 | 1977-10-11 | Honeywell Information Systems Inc. | Programmable data envelope detector |
| IT1065766B (it) * | 1976-12-31 | 1985-03-04 | Honeywell Inf Systems | Dispositivo compressore di sintomi per la diagnostica di reti logiche integrate,microprocessori e simili |
| JPS53120310A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Reception system for start-stop signal |
| US4192451A (en) * | 1978-05-30 | 1980-03-11 | Tektronix, Inc. | Digital diagnostic system employing signature analysis |
| GB2070779B (en) * | 1980-02-28 | 1984-02-15 | Solartron Electronic Group | Apparatus for testing digital electronic circuits |
| US4408272A (en) * | 1980-11-03 | 1983-10-04 | Bell Telephone Laboratories, Incorporated | Data control circuit |
| US4454600A (en) * | 1982-08-25 | 1984-06-12 | Ael Microtel Limited | Parallel cyclic redundancy checking circuit |
-
1982
- 1982-12-20 US US06/451,506 patent/US4534030A/en not_active Expired - Lifetime
-
1983
- 1983-09-13 DE DE8383109032T patent/DE3382655T2/de not_active Expired - Fee Related
- 1983-09-13 EP EP83109032A patent/EP0113393B1/en not_active Expired - Lifetime
- 1983-09-20 JP JP58172343A patent/JPS59116066A/ja active Granted
- 1983-12-01 DE DE8383112054T patent/DE3372291D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4534030A (en) | 1985-08-06 |
| JPS59116066A (ja) | 1984-07-04 |
| DE3372291D1 (en) | 1987-08-06 |
| EP0113393A3 (en) | 1987-05-27 |
| EP0113393B1 (en) | 1993-02-03 |
| DE3382655D1 (de) | 1993-03-18 |
| EP0113393A2 (en) | 1984-07-18 |
| DE3382655T2 (de) | 1993-08-12 |
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