JPS63193237A

JPS63193237A - 半導体集積回路装置

Info

Publication number: JPS63193237A
Application number: JP62025724A
Authority: JP
Inventors: Kiichiro Tamaru; 田丸　喜一郎; Koichi Tanaka; 幸一田中; Akiyoshi Kanuma; 加沼　安喜良; Yasuo Yamada; 泰生山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-06
Filing date: 1987-02-06
Publication date: 1988-08-10
Also published as: US4924469A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、自己診断機能を有する半導体集積回路装置
に関するもので、特にマイクロプロセッサの自己診断プ
ログラム用の機能に係わる。

（従来の技術）従来、大規模な半導体集積回路装置（ＬＳＩ）では、製
造後の機能テストを容易化するためにテスト動作時にだ
け使用し通常動作時には使用しない、即ち内部動作に対
して独立なテスト用回路を同一チップ上に組込んでテス
トを実施している。

このテスト用回路としては、シグネチャ・レジスタおよ
びスキャン・パス等が適用範囲の広い手法として一般的
である。また、大規模なＬＳＩを組込んだアプリケーシ
ョン・システムにおいても、信頼性の要求されるシステ
ムでは電源投入時等に自己診断プログラム・により搭載
されたＬＳＩを含めた自己診断が行なわれるのが通常で
ある。

ところで、従来はＬＳＩのテストとＬＳＩを用いたアプ
リケーション・システムの自己診断は独立な機能として
取り扱われている。このため、ＬＳＩテストのための機
能の中にアプリケーション・システムの信頼性を確保す
るために実施される自己診断で利用可能なものがあって
も自己診断プログラムでは利用できない。従って、大規
模なＬＳＩでは自己診断プログラムが長大となり、且つ
１つのＬＳＩに多くの機能が集積されることから観測点
が相対的に減少する（機能が多くなってもこれに対応し
てピン数を多くできない）ことから自己診断プログラム
の作成がますます困難となる。

（発明が解決しようとする問題点）」二述したように、従来の半導体集積回路装置では、Ｌ
ＳＩのテストとＬＳＩを用いたアプリケーション・シス
テムの自己診断が独立な機能として取り扱われているた
め、自己診断で利用可能なＬＳＩテストのための機能を
自己診断プログラムでは利用できない。このため、大規
模なＬＳＩでは自己診断プログラムが長大となり、且つ
自己診断プログラムの作成が困難となる欠点がある。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＬＳＩのテスト時にだけ使用
されていたテスト機能を通常動作時にも利用可能にする
ことにより、アプリケーション・システムの自己診断の
ための自己診断プログラムの簡単化および作成の容易化
を図れる半導体集積回路装置を提供することである。

［発明の構成］（問題点を解決するための手段と作用）即ち、この発明
においては、上記の目的を達成するために、ＬＳＩのテ
ストに利用されるシグネチャ・レジスタを通常の機械命
令からアクセス（読出しおよび書込み）可能な１つのレ
ジスタとして割当て、シグネチャの計算をＬＳＩのテス
ト時にも有効で且つ機械命令の実行結果により常に更新
される値によって行なうようにしている。

こうすることにより、ＬＳＩのテスト時に使用されるテ
スト機能を通常動作時にも利用でき、アプリケーション
・システムの自己診断のための自己診断プログラムの簡
単化および作成の容易化を図れる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の半導体集積回路装置における
マイクロプロセッサの演算部のブロック図で、３バス方
式の演算部についてシグネチャ・レジスタと演算器およ
び汎用レジスタの関係を抽出して示している。第１図に
おいて、１１はシグネチャ・レジスタ、１２は演算器、
１３は汎用レジスタ、１４は第１演算入力バス、１５は
第２演算入力バス、１Ｇは演算入出力バスで、演算器１
２へ２つの入力信号を供給する第１．第２演算入力バス
１４．１５と上記演算器１２による演算結果が出力され
る演算入出力バス１６との間に、汎用レジスタ１３と同
格にシグネチャ・レジスタ１１を設置した構成となって
いる。

第２図は上記シグネチャ・レジスタ１１の内部構成を示
している。この回路は、前記第１図における３本のバス
１４．１５および１６がそれぞれ８ビツト幅で、シグネ
チャ計算の多項式がｒＸＢ　＋ｘｓ　＋Ｘ２　＋Ｘ＋Ｉ
Ｊの場合について示しており、右側が下位ビット、左側
が上位ビットである。第２図において、１７はシグネチ
ャ・レジスタの構成ビット、１Ｂは演算結果入力信号線
、１９は第１演算入力バス出力信号線、２０は第２演算
入力バス出力信号線、２１はクロック入力信号線、２２
はシグネチャ値設定制御信号線、２３はシグネチャ計算
入力信号線、２４はシグネチャ計算出力信号線である。

第３図は、前記第２図におけるシグネチャ・レジスタ１
７の各構成ビットの詳細な構成例を示している。第３図
において、前記第２図と同一部分には同じ符号を付して
おり、２５はシグネチャ値保持用のラッチ回路（シグネ
チャ・ラッチ回路）である。各ビットは、シグネチャ値
を保持するシグネチャ・ラッチ回路２５がクロック入力
信号線２Ｉに供給されるクロック信号に基づいて動作す
ることにより、演算結果入力信号線１８．シグネチャ計
算入力信号線２３、およびシグネチャ値設定制御信号線
２２に供給される信号により定められる値を保持し、そ
の値をシグネチャ計算出力信号早２４．第１演算入力バ
ス出力信号線１９、および第２演算入カバス出力信号線
２０から出力する構造となっている。上記シグネチャ・
ラッチ回路２５に保持される値は、シグネチャ値設定制
御信号線２２が”０”レベルの場合にはシグネチャ計算
入力信号線２３と演算結果入力信号線１８とに供給され
る値の排他的論理和となり、シグネチャ値設定制御線２
２が“１“レベルの場合にはシグネチャ計算入力信号線
２３の値に無関係に演算結果入力信号線１８の否定の値
となる。

上記第３図の回路を用いて前記第２図に示した８ビツト
の回路を構成する場合には、各構成ビットのシグネチャ
計算入力信号線２３に、最下位ビットではシグネチャ計
算の多項式に応じて対応した構成ビットのシグネチャ計
算入力信号線２３の排他的論理和の値が入力され、最下
位ビット以外のビットでは下位ビットのシグネチャ計算
出力信号線２４の値が入力され、各構成ビットに共通に
供給されるシグネチャ値設定制御信号線２２が“０″レ
ベルの場合には、８ビツトの演算結果入力信号線１８の
値に対する８ビツトのシグネチャ値がクロック入力信号
線２１が“１”レベルとなる毎に計算されて保存される
。即ち、クロック毎に保持しているシグネチャ値と演算
結果入力とからシグネチャ値が計算されることになる。

一方、シグネチャ値設定制御信号線２２が“１”レベル
の場合には、保持しているシグネチャ値とは無関係に演
算結果入力信号線１８の値の否定値が設定されるため、
シグネチャ拳レジスタに設定したい値の否定値を演算結
果入力信号線１８に与えることにより任意の値が設定さ
れる。

この発明においては、上述した構造のシグネチャ・レジ
スタがマイクロプロセッサの演算部に第１図に示すよう
に設置される。そして、機械命令の実行に際しては次の
ように動作する。ここで、“２つのレジスタの値を加算
してレジスタに格納する“という機械命令の実行を考え
てみる。まず、汎用レジスタ１３の選択された２つのレ
ジスタに格納されている値がそれぞれ第１演算入力バス
１４と第２演算入力バス１５に与えられ、これらの値が
演算器１２の２つの入力端に与えられる。そして、この
演算器１２による加算結果が演算入出力バス１６に出力
される。この演算入出力バス１６に出力された加算結果
が再び汎用レジスタ１３に格納されて上記の命令が完了
する。この時、同時に上記汎用レジスタ１３と併設され
たシグネチャ・レジスタ１１に上記演算入出力バス１６
に出力された演算器１２による加算結果が供給され、こ
の加算結果のシグネチャが計算される。上記シグネチャ
・レジスタ１１への値の設定および値の参照も上記汎用
レジスタ１３の場合と同様に行なわれる。例えば、“汎
用レジスタＩ３の値をシグネチャ・レジスタ１１に設定
する”という命令を考えてみる。まず、汎用レジスタ１
３における選択されたレジスタの値が２本ある演算入力
バスの１つ、例えば第１演算入力バスｌ４に出力され、
演算器１２は第１演算入力バス１４の否定値を演算入出
力バス１６に出力する。この時、前記第２図におけるシ
グネチャ値設定制御信号線２２ヲ“１″レベルに設定し
ておくことでその値の否定値がシグネチャ・レジスタ１
１に格納され、命令の実行を完了する。

上述したように、シグネチャ・レジスタ■１を汎用レジ
スタ１３と同様に扱うことにより、機械命令でシグネチ
ャ・レジスタ１１への任意の値の設定、シグネチャ・レ
ジスタからのシグネチャ値の参照、およびシグネチャ・
レジスタＨへの値の設定以外の機械命令の実行時の演算
器入出力によるクロック毎のシグネチャ値の計算が可能
となる。

次に、自己診断プログラムの簡単化について説明する。

下表−１は従来の方法、即ち機械命令の実行結果だけを
利用した自己診断プログラムの例を示し、下表−２は上
述したこの発明によるシグネチャ・レジスタを利用した
自己診断プログラムの例を示している。これらのプログ
ラムは、演算器の動作をキャリーが全ビットに伝搬する
加算と、ボロウが全ビットに伝搬する減算を行なうこと
で確認する場合についてのもので、これら表−１゜表−
２では機械命令ぐ正常（無故障）の場合の演算器の演算
入出力、およびビットＯに“０縮退”がある場合の演算
器の演算入出力をそれぞれ示している。また、下表−３
は、この発明における各ステップでのシグネチャ・レジ
スタの内容を各場合について示している。

次に、まず表−１における各ステップの動作を説明する
。

ステップ１：レジスタＲＯに値“０１”　（１６進）を
セットする。

ステップ２：レジスタＲ１に値“ＦＦ”　（１６進）を
セットする。

ステップ３；レジスタＲＯとＲ１の内容を加算し、その
加算結果をレジスタＲＯに格納する。

ステップ４；レジスタＲＯの内容と値“００“（１６進
）とを比較する。

ステップ５ニステツプ４の比較結果か等しくなければ“
ＥＲＲＯＲ″番地に飛ぶ。

ステップ６、レジスタＲＯの内容からレジスタＲ１の内
容を減算し、その減算結果をレジスタＲＯに格納する。

ステップ７：レジスタＲＯの内容と値“０１″（１６進
）を比較する。

ステップ８ニステツプ７の比較結果が等しくなければ“
ＥＲＲＯＲ″谷地に飛ぶ。

この故障の例では、表−１に示した如くステップ５にお
いてステップ４の比較結果が等しくないので故障を検出
できる。なお、ステップ４，５を省略してステップ７．
８の結果を検査するだけで故障を判断する方法も考えら
れるが、上記故障の例で示すようにステップ７．８の検
査だけでは正常な場合と判別できない故障もあるため、
この検査だけでは充分とはいえない。このように、従来
の自己診断プログラムでは演算結果毎に演算結果の検査
が必要となる。

次に、上記と同じ検査を行なう場合のこの発明の自己診
断プログラム（表−２）における各ステップの動作を説
明する。

ステップ１：シグネチャ・レジスタに値“００″（１６
進）をセットする（第３図に示した如く否定値がセット
されるので命令では値“ＦＦ“（１６進）を指定してい
る）。

ステップ２：レジスタＲＯに値“０１”　　（１６進）
をセットする。

ステップ３：レジスタＲ１に値″ＦＦ”　　（１６進）
をセットする。

ステップ４；レジスタＲＯとＲ１の内容を加算し、その
加算結果をレジスタＲＯに格納する。

ステップ５：レジスタＲＯの内容からレジスタＲ１の内
容を減算し、その減算結果をレジスタＲＯに格納する。

ステップ６、シグネチャ・レジスタの値を期待値″Ｆ１
“　（１６進）と比較する。

ステップ７、ステップ６の比較結果が等しくなければＥ
ＲＲＯＲ”番地に飛ぶ。

このように、この発明の自己診断プログラムでは、機械
命令の各ステップで演算器の入出力によりシグネチャが
計算され、シグネチャ・レジスタの値が更新される（表
−３参照）。即ち、故障により誤ったシグネチャ値が一
度用いられると以降に誤ったシグネチャ値が伝搬される
ので、一連の演算の後にシグネチャ値を検査することで
故障を検出できる。この結果、従来の方法では省略か不
可能であった演算毎の演算結果か不要となり、プログラ
ムを簡単化できる。表−２に示したプログラムの例では
、ステップ７でステップ６の比較結果が等しくないこと
から故障が検出できる。

このような構成によれば、マイクロプロセッサを搭載し
たシステムにおける電源投入時等の自己診断プログラム
でシグネチャ値を利用できるため、自己診断プログラム
の作成か容易となりステップ数も減少できる。特に、自
己診断プログラムがアプリケーション本来のプログラム
と共にＲＯＭ　Ｉ＝に実装される場合には、ステップ数
の削減は重要である。

第４図（ａ）、（ｂ）は、自己診断プログラムの処理フ
ローの簡単な例を示すもので、（ａ）図は従来の処理フ
ロー、（ｂ）図はこの発明の半導体集積回路装置におけ
る処理フローである。個々では、ｎ個の演算機能をそれ
ぞれ１回ずつの試行により動作確認する場合について示
している。

（ａ）図の場合には、ｎ回の試行に対してｎ回の判断が
必要なのに対して、（ｂ）図の場合には最初に初期設定
が必要となるものの、ｎ回の試行の後にこの試行と並列
に演算されたシグネチャ値を１回判断するだけで処理が
行なえる。従って、ｎ−１回の判断処理が省略できるこ
とになり、ステップ数の多いプログラムはど大きな効果
が得られる。

なお、上記シグネチャ値は疑似乱数としても利用可能で
あり、この場合には１命令毎に疑似乱数を得ることがで
きるため高速な乱数発生器としても利用できる。通常の
プログラムで乱数の発生を行なう場合には、１０命令程
度のステップが必要である。

また、上記実施例では、３バス構成の演算部について８
ビット幅のシグネチャ・レジスタの例を説明したが、２
バス構成や１バス構成の演算部の場合、あるいは８ビッ
ト幅以外のビット幅であっても適用可能なのは勿論であ
る。

第５図および第６図はそれぞれ２バス構成の演算部の構
成例を示しており、第７図は１バス構成の演算部の構成
例を示している。第５図において前記第１図と同一構成
部分には同じ符号を付しており、演算器１２の出力をラ
ッチ回路２６にラッチすることにより、第１演算入力バ
ス１４　（あるいは第２演算入力バス１５でも良い）を
時分割して用い、演算入出力バスとしても利用するよう
にしている。即ち、汎用レジスタ１３の選択された２つ
のレジスタに格納されている値が演算入出力バス１４お
よび演算入力バス１５を介して演算器１２の各入力端に
与えられ、この演算器１２による加算結果がラッチ回路
２Ｂに供給されてラッチされる。そして、演算入出力バ
ス１４が空いた時に上記ラッチ回路２６からこのバス１
４に加算結果を出力し、汎用レジスタ１３に格納すると
ともに、シグネチャ・レジスタ１１にこの値を供給して
シグネチャの計算を行なう。

このような構成においても前記Ｔ５１図に示した実施例
と同じ効果が得られる。

また、演算器１２の加算結果をラッチするのではなく、
第６図に示す如く演算器１２の入力信号をラッチ回路２
７．２８でラッチしておき、バス１４が空いた時にこの
ラッチ信号を演算器１２に供給して加算し、この加算結
果をバス１４を介して汎用レジスタ１３およびシグネチ
ャ・レジスタ１１に格納することもできる。

第７図は１バス構成の演算部であり、演算器１２の入力
端と出力端の両方にラッチ回路２７．２８および２６を
設けた構成となっている。このような構成では、まず第
１のタイミングで汎用レジスタ１３の選択された１つ目
のレジスタに格納されている値（演算器１２の第１のオ
ペランド）が演算入出力バス１４を介してラッチ回路２
７に供給されてラッチされ、第２のタイミングで上記汎
用レジスタ１３の選択された２つ目のレジスタに格納さ
れている値（演算器１２の第２のオペランド）が演算入
出力バス１４を介してラッチ回路２８に供給されてラッ
チされる。そして、上記各ラッチ回路２７．２８に各オ
ペランドがラッチされた後、第３のタイミングでこれら
のオペランドが演算器１２の入力端に与えられ、この演
算器１２による加算結果がラッチ回路２Ｂに供給されて
ラッチされる。次に、演算入力バス１４が空いた第４の
タイミングで上記ラッチ回路２６からこのバス１４に加
算結果を出力し、汎用レジスタ１３に格納するとともに
シグネチャ・レジスタ１１に供給してシグネチャの計算
を行なう。このような構成においても前述した各実施例
と同じ効果か得られる。

なお、この発明は上述した実施例に限定されるものでは
なく種々の変形が可能であり、例えば上記各実施例では
シグネチャ・レジスタを汎用レジスタと同格な位置に設
置したが、マイクロプロセッサ中の機械命令で参照可能
な他のレジスタ、例えばプロセッサ・ステータス・ワー
ド（ＰＳＷ）、メモリーアドレス・レジスタ、およびメ
モリ争データ・レジスタ等と同格に設置しても良い。シ
グネチャ・レジスタを構成する構成ビットについても、
前記第３図に示した例ではシグネチャ計算のための回路
と値設定の回路とを共通化し、値設定の場合に否定値が
設定される回路を示したが、ラッチ回路の入力端にセレ
クタ等を設け、シグネチャ計算と値設定を選択するよう
に構成することもできる。また、上記実施例では任意の
値を設定可能な回路を示したが、特定の値、例えば全て
“０”あるいは“１″のみ設定可能にしても良い。更に
、上記各実施例の回路において、シグネチャ計算の多項
式として任意の多項式を適用できるのは言うまでもない
。更には、シグネチャ計算を行なうタイミングとして各
クロック毎に計算が行なわれる例を示したが、他のタイ
ミング例えば機械命令がマイクロ命令で実現される場合
には、そのマイクロ命令で指定するタイミング等を利用
することもできる。

［発明の効果］以上説明したようにこの発明によれば、ＬＳＩのテスト
時にだけ使用されていたテスト機能を通常動作時にも利
用可能にすることにより、アプリケーション・システム
の自己診断のための自己診断プログラムの簡単化および
作成の容易化を図れる半導体集積回路装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体集積回路装
置におけるマイクロプロセッサの演算部を示すブロック
図、第２図は上記第１図の回路におけるシグネチャ・レ
ジスタの内部構成を示す図、第３図は上記第２図の回路
における各構成ビットの詳細な構成例を示す図、第４図
は従来およびこの発明の半導体集積回路装置における自
己診断プログラムの処理フローを比較して示すフローチ
ャート、第５図ないし第７図はそれぞれこの発明の他の
実施例について説明するためのブロック図である。１１・・・シグネチャ・レジスタ、１２１１．演算器、
１３・・・汎用レジスタ、１４・・・第１演算入力バス
、１５・・・第２演算入力バス、１６・・・演算入出力
バス、２６〜２８・・・ラッチ回路。

Claims

【特許請求の範囲】

（１）テスト・モードで使用可能なシグネチャ・レジス
タを内蔵した半導体集積回路装置において、前記シグネ
チャ・レジスタの値を機械命令で設定および参照が可能
な如く構成したことを特徴とする半導体集積回路装置。
（２）前記シグネチャ・レジスタは、マイクロプロセッ
サ内の演算器の出力値に基づいてシグネチャ計算を行な
うことを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。
（３）前記シグネチャ・レジスタにおけるシグネチャ計
算の多項式の次数は、前記演算器の演算出力幅のビット
数と同一であることを特徴とする特許請求の範囲第２項
記載の半導体集積回路装置。
（４）前記シグネチャ計算は、マイクロプロセッサのマ
シン・サイクル毎に行なうことを特徴とする特許請求の
範囲第２項記載、または第３項記載の半導体集積回路装
置。
（５）前記シグネチャ計算は、演算器の動作サイクル毎
に行なうことを特徴とする特許請求の範囲第２項記載、
または第３項記載の半導体集積回路装置。
（６）前記シグネチャ計算は、マイクロ命令で指示され
たサイクル毎に行なうことを特徴とする特許請求の範囲
第２項記載、または第３項記載の半導体集積回路装置。
（７）テスト・モードで使用可能なシグネチャ・レジス
タを内蔵した半導体集積回路装置において、汎用レジス
タと、この汎用レジスタの出力端にそれぞれ接続される
第１、第２演算入力バスと、これら第１、第２演算入力
バスにそれぞれの入力端が接続され前記汎用レジスタに
格納された値が供給される演算器と、この演算器の出力
端および前記汎用レジスタの入力端に接続され前記演算
器による演算結果を前記汎用レジスタに格納するための
演算結果出力バスとを備え、前記シグネチャ・レジスタ
の入力端は前記演算結果出力バスに接続され、出力端は
前記第１、第２演算入力バスにそれぞれ接続され、前記
演算器による演算結果を前記汎用レジスタに格納する時
に、この演算結果のシグネチャを計算するようにして成
り、前記シグネチャ・レジスタの値を機械命令で設定お
よび参照が可能な如く構成したことを特徴とする半導体
集積回路装置。
（８）テスト・モードで使用可能なシグネチャ・レジス
タを内蔵した半導体集積回路装置において、汎用レジス
タと、この汎用レジスタの入力端および第１の出力端に
それぞれ接続される演算入出力バスと、前記汎用レジス
タの第２の出力端に接続される演算入力バスと、これら
のバスにそれぞれの入力端が接続され前記汎用レジスタ
に格納された値が供給される演算器と、この演算器の出
力端と前記演算入出力バスとの間に設けられ前記演算入
出力バスが前記汎用レジスタからの信号入力状態の時は
前記演算器の出力をラッチし、この信号入力の終了後に
前記演算器の演算結果を演算入出力バスを介して前記汎
用レジスタに供給するラッチ回路とを備え、前記シグネ
チャ・レジスタの入力端および第１の出力端は前記演算
入出力バスに接続され、第２の出力端は前記演算入力バ
スに接続され、前記ラッチ回路から前記演算入出力バス
に供給された演算器による演算結果を前記汎用レジスタ
に格納する時に、この演算結果のシグネチャを計算する
ようにして成り、前記シグネチャ・レジスタの値を機械
命令で設定および参照が可能な如く構成したことを特徴
とする半導体集積回路装置。
（９）テスト・モードで使用可能なシグネチャ・レジス
タを内蔵した半導体集積回路装置において、汎用レジス
タと、この汎用レジスタの入力端および第１の出力端に
それぞれ接続される演算入出力バスと、前記汎用レジス
タの第２の出力端に接続される演算入力バスと、前記演
算入出力バスに入力端が接続され前記演算入出力バスが
前記汎用レジスタからの信号入力状態の時はこの値をラ
ッチし、この信号入力の終了後にラッチした値を出力す
る第１のラッチ回路と、前記演算入力バスに入力端が接
続されこの演算入力バスが前記汎用レジスタからの信号
入力状態の時はこの値をラッチし、この信号入力の終了
後にラッチした値を出力する第２のラッチ回路と、これ
ら第１、第２のラッチ回路の出力端にそれぞれの入力端
が接続されてこれらのラッチ出力が供給され、演算結果
を前記演算入出力バスに供給する演算器とを備え、前記
シグネチャ・レジスタの入力端および第１の出力端は前
記演算入出力バスに接続され、第２の出力端は前記演算
入力バスに接続され、前記演算器から演算入出力バスに
供給された演算結果を前記汎用レジスタに格納する時に
、この演算結果のシグネチャを計算するようにして成り
、前記シグネチャ・レジスタの値を機械命令で設定およ
び参照が可能な如く構成したことを特徴とする半導体集
積回路装置。
（１０）テスト・モードで使用可能なシグネチャ・レジ
スタを内蔵した半導体集積回路装置において、汎用レジ
スタと、この汎用レジスタの入力端および出力端にそれ
ぞれ接続される演算入出力バスと、前記演算入出力バス
に入力端が接続され前記演算入出力バスが前記汎用レジ
スタからの第１のオペランドの入力状態の時にこの値を
ラッチする第１のラッチ回路と、前記演算入力バスに入
力端が接続され前記演算入出力バスが前記汎用レジスタ
からの第２のオペランドの入力状態の時にこの値をラッ
チする第２のラッチ回路と、これら第１、第２のラッチ
回路の出力端にそれぞれの入力端が接続されて前記前記
第１、第２のラッチ回路にラッチされた値が供給される
演算器と、この演算器の出力端と前記演算入出力バスと
の間に設けられ前記演算入出力バスが前記汎用レジスタ
からのオペランドの入力状態の時は前記演算器の出力を
ラッチし、この入力の終了後に前記演算器の演算結果を
演算入出力バスを介して前記汎用レジスタに供給する第
３のラッチ回路とを備え、前記シグネチャ・レジスタの
入力端および出力端はそれぞれ前記演算入出力バスに接
続され、前記第３のラッチ回路から演算入出力バスに供
給された演算器による演算結果を前記汎用レジスタに格
納する時に、この演算結果のシグネチャを計算するよう
にして成り、前記シグネチャ・レジスタの値を機械命令
で設定および参照が可能な如く構成したことを特徴とす
る半導体集積回路装置。