JPH02104130A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH02104130A JPH02104130A JP63257550A JP25755088A JPH02104130A JP H02104130 A JPH02104130 A JP H02104130A JP 63257550 A JP63257550 A JP 63257550A JP 25755088 A JP25755088 A JP 25755088A JP H02104130 A JPH02104130 A JP H02104130A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８集積回路として使用されるＤ／Ａ変換
装置に関するものである。
装置に関するものである。
従来の技術
近年、Ｄ／Ａ変換装置は、あらゆる電子機器のディジタ
ル処理化が進んで行く中にあり、アナログ処理とディジ
タル処理の接点として、重要な役割を果している。
ル処理化が進んで行く中にあり、アナログ処理とディジ
タル処理の接点として、重要な役割を果している。
以下に従来のＭＯ８型セグメント方式のＤ／Ａ変換装置
について説明する。第３図は、従来の６ｂｉｔＤ／Ａ変
換装置図である。
について説明する。第３図は、従来の６ｂｉｔＤ／Ａ変
換装置図である。
φＣは２相クロツクパルス、ＤＯ”””ＤＳは６ビツト
データ、３はデコーダ、４はＹデコーダ、３０１゜３０
２．４０６，４０７はＮＡＮＤゲート、３０３゜３０５
．４０３，４０５は複合ゲート、３０６゜３０７．４０
１，４０２，４２２，４２４，４２６゜４２８．４３０
，４３２，４３４，４３６はＮＯＲゲート、３０４．３
０８〜３１５，３４８，３３２゜３３４．３３６，３３
８，３４０，３４２，３４４゜３４６．４０４，４０８
〜４１４，４２３，４２５゜４２７．４２９，４３１，
４３３，４３５，４３７ハインハータ（以下ＩＮＶと記
す）、３３３゜３３５．３３７，３３９，３４１，３４
３，３４５゜３４７はバッファ、３４９．３５０はＡＮ
Ｄ、３１６〜３３１．４１５〜４２１はトランスファゲ
ート、Ｘｏ＝Ｘ７．Ｘｏ”−Ｘ７はＸデコーダ出力ＹＰ
ｏ〜ＹＰ７． ＹＳＯ””’ＹＳ７はＸデコーダ出力で
ある。
データ、３はデコーダ、４はＹデコーダ、３０１゜３０
２．４０６，４０７はＮＡＮＤゲート、３０３゜３０５
．４０３，４０５は複合ゲート、３０６゜３０７．４０
１，４０２，４２２，４２４，４２６゜４２８．４３０
，４３２，４３４，４３６はＮＯＲゲート、３０４．３
０８〜３１５，３４８，３３２゜３３４．３３６，３３
８，３４０，３４２，３４４゜３４６．４０４，４０８
〜４１４，４２３，４２５゜４２７．４２９，４３１，
４３３，４３５，４３７ハインハータ（以下ＩＮＶと記
す）、３３３゜３３５．３３７，３３９，３４１，３４
３，３４５゜３４７はバッファ、３４９．３５０はＡＮ
Ｄ、３１６〜３３１．４１５〜４２１はトランスファゲ
ート、Ｘｏ＝Ｘ７．Ｘｏ”−Ｘ７はＸデコーダ出力ＹＰ
ｏ〜ＹＰ７． ＹＳＯ””’ＹＳ７はＸデコーダ出力で
ある。
（０，０）〜（７，７）はマトリック状に配置された定
電流源基本回路である。１０は抵抗で、定電流源基本回
路（０，０）〜（７，７）に接続されている。
電流源基本回路である。１０は抵抗で、定電流源基本回
路（０，０）〜（７，７）に接続されている。
次に、前記定電流源基本回路の回路構成を第４図に示す
。３０が定電流源基本回路ブロックを示し、３１は２人
力ＡＮＤゲート、３２は２人力ＮＯＲゲート、３３はト
ランスファゲート、３５〜３８，３９１〜３９６はｎチ
ャネルＭＯＳトランジスタである。Ｘｌはｊ番目のＸデ
コーダの出力、（ＹＰ、Ｙｓｌ）はｉ番目のＸデコーダ
の出力、φＣは２相クロツクパルス、Ｉ ＯＵＴは出力
電流、Ｃｖは出力電流１０ＵＴをコントロールするバイ
アス電圧、Ｉ ＢＩＡＳは定電流源の電流値をきめるバ
イアス電流である。
。３０が定電流源基本回路ブロックを示し、３１は２人
力ＡＮＤゲート、３２は２人力ＮＯＲゲート、３３はト
ランスファゲート、３５〜３８，３９１〜３９６はｎチ
ャネルＭＯＳトランジスタである。Ｘｌはｊ番目のＸデ
コーダの出力、（ＹＰ、Ｙｓｌ）はｉ番目のＸデコーダ
の出力、φＣは２相クロツクパルス、Ｉ ＯＵＴは出力
電流、Ｃｖは出力電流１０ＵＴをコントロールするバイ
アス電圧、Ｉ ＢＩＡＳは定電流源の電流値をきめるバ
イアス電流である。
以上のように構成された、Ｄ／Ａ変換装置にっいて、以
下にその動作を説明する。まず、ビットデータＤＯ−Ｄ
Ｓのうち、データＤｏ−Ｄ３はＸデコーダに入力される
。そのうち、Ｄ３は、Ｘデコーダ出力Ｘｒに高レベル（
以下”Ｈルベルと記す）を発生させる場合と、低レベル
（以下“Ｌ”レベルと記す〉を発生させる場合の切り替
えに利用され、クロックパルスφＣでラッチされＸデコ
ーダ出力（Ｘｎ、Ｘｎ）（ｎ＝ｏ 〜７）を発生させる
。
下にその動作を説明する。まず、ビットデータＤＯ−Ｄ
Ｓのうち、データＤｏ−Ｄ３はＸデコーダに入力される
。そのうち、Ｄ３は、Ｘデコーダ出力Ｘｒに高レベル（
以下”Ｈルベルと記す）を発生させる場合と、低レベル
（以下“Ｌ”レベルと記す〉を発生させる場合の切り替
えに利用され、クロックパルスφＣでラッチされＸデコ
ーダ出力（Ｘｎ、Ｘｎ）（ｎ＝ｏ 〜７）を発生させる
。
この関係を表１に示す。
（以 下 余 白 ）
また、データＤ３〜Ｄ５はＸデコーダ４に入力され、ク
ロックパルスφＣでラッチされＸデコーダ出力（Ｙｐｏ
、 Ｙｓｏ） 〜（ＹＰ７１ ＹＳ７）を発生させる。
ロックパルスφＣでラッチされＸデコーダ出力（Ｙｐｏ
、 Ｙｓｏ） 〜（ＹＰ７１ ＹＳ７）を発生させる。
この関係を表２に示す。
（以 下 余 白 ）
この表１及び表２の［Ｘｎ、Ｘ、］ 、［Ｙ、、、Ｙｓ
、］（ｎ、ｍ＝ｏ〜７）の関係により、定電流源基本回
路（０，０）〜（７，７）が、クロックパルス７ｃでラ
ッチされ、出力電力１ ＯＵＴが流れる。データ１ビツ
トづつアップカウントすることにより、第３図に示す、
定電流源基本回路は（０，○）→（１，０）→（２，０
）→・・・・・・（７，０）→（０，１）→（１，１）
→・・・・・・（７，１）→（０，２）→・・・・・・
（６，７）の順で、導通してい（。
、］（ｎ、ｍ＝ｏ〜７）の関係により、定電流源基本回
路（０，０）〜（７，７）が、クロックパルス７ｃでラ
ッチされ、出力電力１ ＯＵＴが流れる。データ１ビツ
トづつアップカウントすることにより、第３図に示す、
定電流源基本回路は（０，○）→（１，０）→（２，０
）→・・・・・・（７，０）→（０，１）→（１，１）
→・・・・・・（７，１）→（０，２）→・・・・・・
（６，７）の順で、導通してい（。
例えば、データが（Ｄ５．Ｄ４．Ｄ３．Ｄ２．Ｄｌ、Ｄ
Ｏ）＝ （０，Ｏ，Ｏ，０，０，０）の時は、（ＸＯ，
Ｘｌ、Ｘ２゜Ｘ３．Ｘ４．ＸＳ、ＸＯ，Ｘ７）−（１、
１、１、１、１、ｌ 。
Ｏ）＝ （０，Ｏ，Ｏ，０，０，０）の時は、（ＸＯ，
Ｘｌ、Ｘ２゜Ｘ３．Ｘ４．ＸＳ、ＸＯ，Ｘ７）−（１、
１、１、１、１、ｌ 。
１・１〉・（Ｙｐｏ・ｙｓｏ・ＹＰＩ・ＹＳＩ・ＹｒＪ
２・ＹＳ２・ＹＩ３３・ＹＳ３・ＹＦ３・Ｙｓｎ・Ｙｐ
ｓ・ＹＳ５・ｙｐｓ・ＹＳｆｉ、ＹＦ３・ＹＳ７）＝
（０，１，１，１，１，１，１，１，１，１，１。
２・ＹＳ２・ＹＩ３３・ＹＳ３・ＹＦ３・Ｙｓｎ・Ｙｐ
ｓ・ＹＳ５・ｙｐｓ・ＹＳｆｉ、ＹＦ３・ＹＳ７）＝
（０，１，１，１，１，１，１，１，１，１，１。
１．１，１．１，１）となる。定電流源基本回路（０，
０）は、第４図より、Ｙｐｏ＝ ０ 、Ｙｓ’ｏ＝ ｌ
。
０）は、第４図より、Ｙｐｏ＝ ０ 、Ｙｓ’ｏ＝ ｌ
。
Ｘｏ＝１となり、ＮＯＲゲート３２の出力は−Ｌ−レベ
ルとなり、クロックパルスφＣが”Ｈ”レベルのとき、
トランスファゲート３３が導通し、信号がＩＮＶ３４を
通りトランジスタ３５を導通させる。そして、外部のト
ランジスタ３８とカレントミラー構造をなし、定電流源
として働（トランジスタ３６に流れる電流をトランジス
タ３５から取る。なお、トランジスタ３５が非導通の場
合はトランジスタ３７から電流を取る。つまり、この一
連の動作で、データＤＱ−Ｄａから入って（る。
ルとなり、クロックパルスφＣが”Ｈ”レベルのとき、
トランスファゲート３３が導通し、信号がＩＮＶ３４を
通りトランジスタ３５を導通させる。そして、外部のト
ランジスタ３８とカレントミラー構造をなし、定電流源
として働（トランジスタ３６に流れる電流をトランジス
タ３５から取る。なお、トランジスタ３５が非導通の場
合はトランジスタ３７から電流を取る。つまり、この一
連の動作で、データＤＱ−Ｄａから入って（る。
バイナリ−データにより、それに対応する個数の定電流
源基本回路に出力電流！ ＯＵＴが流れ、全ての定電流
源基本回路に流れる電流が加算されて、アナログ電流量
に変換される。なお、定電流源基本回路の出力トランジ
スタ３７に電流が流れることを導通すると以後記するこ
ととする。
源基本回路に出力電流！ ＯＵＴが流れ、全ての定電流
源基本回路に流れる電流が加算されて、アナログ電流量
に変換される。なお、定電流源基本回路の出力トランジ
スタ３７に電流が流れることを導通すると以後記するこ
ととする。
発明が解決しようとする課題
しかしながら上記の従来の構成では、第３図の定電流源
基本回路のブロックに対して、Ｘデコーダ３から、デコ
ード信号として、Ｘｎ、Ｘｏの２種類の信号を全ての定
電流源基本回路に供給していたので、集積回路化する場
合に、余分な配線領域を取り、チップサイズを太き（さ
せる欠点及び、配線上、Ｘ、、Ｘｎの出力信′号配線と
容量性結合のあるアナログ信号配線（例えば、バイアス
電流＋ １１１１ＡＳ 、バイアス電圧ＣＶ、出力電流
＋ ＯＵＴが流れる信号）に余分なディジタルノイズを
乗せ、ひいてはＤ／Ａ変換出力にパルスノイズ（ブリッ
ヂ）を発生させる要因をなすという欠点を有していた。
基本回路のブロックに対して、Ｘデコーダ３から、デコ
ード信号として、Ｘｎ、Ｘｏの２種類の信号を全ての定
電流源基本回路に供給していたので、集積回路化する場
合に、余分な配線領域を取り、チップサイズを太き（さ
せる欠点及び、配線上、Ｘ、、Ｘｎの出力信′号配線と
容量性結合のあるアナログ信号配線（例えば、バイアス
電流＋ １１１１ＡＳ 、バイアス電圧ＣＶ、出力電流
＋ ＯＵＴが流れる信号）に余分なディジタルノイズを
乗せ、ひいてはＤ／Ａ変換出力にパルスノイズ（ブリッ
ヂ）を発生させる要因をなすという欠点を有していた。
本発明は上記従来の間朋点を解決するもので、ＩＣ化す
る場合、従来に比ベチップ面積を小さくさせなおかつデ
ィジタルノイズを減少させるセグメント方式のマトリッ
クス構造のＤ／Ａ変換装置を提出することを目的とする
ものである。
る場合、従来に比ベチップ面積を小さくさせなおかつデ
ィジタルノイズを減少させるセグメント方式のマトリッ
クス構造のＤ／Ａ変換装置を提出することを目的とする
ものである。
課題を解決するための手段
この目的を達成するために本発明のＤ／Ａ変換装置は、
定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配置され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコーダ回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも一方のデコーダ回路を前記定
電流源基本回路のマトリックスの同一列または、同一行
に挿入することにより、前記マトリックスを分割し、挿
入されたデコーダ回路の正相の出力を分割された一方の
マトリックスブロックに供給し、前記挿入されたデコー
ダ回路の逆相の出力を分割された他方のマトリックスブ
ロックに供給する構成を有している。
定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配置され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコーダ回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも一方のデコーダ回路を前記定
電流源基本回路のマトリックスの同一列または、同一行
に挿入することにより、前記マトリックスを分割し、挿
入されたデコーダ回路の正相の出力を分割された一方の
マトリックスブロックに供給し、前記挿入されたデコー
ダ回路の逆相の出力を分割された他方のマトリックスブ
ロックに供給する構成を有している。
作用
この構成によりＸまたはＹデコード信号の配線を１／２
に減少でき、信号の伝搬時間の短縮および、ＩＣ化する
場合のチップ面積の減少、また、アナログ信号に乗する
ディジタルノイズの発生もおさえることができる。
に減少でき、信号の伝搬時間の短縮および、ＩＣ化する
場合のチップ面積の減少、また、アナログ信号に乗する
ディジタルノイズの発生もおさえることができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は、本発明の一実施例におけるマトリ
ックス構成の定電流源加算方式における６ビツトＤ／Ａ
変換装置を示すものである。
説明する。第１図は、本発明の一実施例におけるマトリ
ックス構成の定電流源加算方式における６ビツトＤ／Ａ
変換装置を示すものである。
第１図において、電源電圧ＶＯＯ，接地電圧ＶＳＳ。
データＤｏ−Ｄ５．出力電流１０ＵＴ 、および定電流
源基本回路（０，Ｏ）〜（７，７）自体の構成は、従来
例の構成と同じものである。次に、１はＸデコーダ、２
はＹデコーダ、１０１，１０２゜２０４．２０７はＮＡ
ＮＤゲート、１０３，１０５゜２０２．２０３は複合ゲ
ート、１０６，１０７゜２０１．２０５，２２２，２２
４，２２６，２２８゜２３０．２３２，２３４．２３６
はＮＯＲゲート、１２０，１２２，１２４，１２６，１
２８゜１３０．１３２．１３４はバッファゲート、１０
４゜１０８．１１１〜１１９，１２１，１２３，１２５
゜１２７．１２９，１３１，１３３．２０８〜２１４゜
２２３．２２５，２２７，２２９，２３１，２３３゜２
３５．２３７は［ＮＶ、１０９．１１０はＡＮＤゲート
、１３５〜１５０．２１５〜２２１はトランスファゲー
ト、１０は抵抗である。Ｘ Ｏ−Ｘ ７ 。
源基本回路（０，Ｏ）〜（７，７）自体の構成は、従来
例の構成と同じものである。次に、１はＸデコーダ、２
はＹデコーダ、１０１，１０２゜２０４．２０７はＮＡ
ＮＤゲート、１０３，１０５゜２０２．２０３は複合ゲ
ート、１０６，１０７゜２０１．２０５，２２２，２２
４，２２６，２２８゜２３０．２３２，２３４．２３６
はＮＯＲゲート、１２０，１２２，１２４，１２６，１
２８゜１３０．１３２．１３４はバッファゲート、１０
４゜１０８．１１１〜１１９，１２１，１２３，１２５
゜１２７．１２９，１３１，１３３．２０８〜２１４゜
２２３．２２５，２２７，２２９，２３１，２３３゜２
３５．２３７は［ＮＶ、１０９．１１０はＡＮＤゲート
、１３５〜１５０．２１５〜２２１はトランスファゲー
ト、１０は抵抗である。Ｘ Ｏ−Ｘ ７ 。
ｘｏ−Ｘ７はＸデコーダの出力でＸ。とＹ。（ｎ−〇・
・・・・・７）は信号極性が逆である。（Ｙｐｏ、 Ｙ
ｓｏ ） 。
・・・・・７）は信号極性が逆である。（Ｙｐｏ、 Ｙ
ｓｏ ） 。
（Ｙｐ＋ 、 Ｙｓ＋ ）・（ＹＦ３・ＹＳ２）・（Ｙ
Ｆ３ 、 ＹＳ３）・（ＹＦ４１ ＹＳ４） 、 （Ｙ
’ｐｓ、 Ｙｓｓ） 、 （Ｙｐｅ、 Ｙｓｓ）。
Ｆ３ 、 ＹＳ３）・（ＹＦ４１ ＹＳ４） 、 （Ｙ
’ｐｓ、 Ｙｓｓ） 、 （Ｙｐｅ、 Ｙｓｓ）。
（ＹＦ３． ＹＳ７＞はＹデコーダの出力である。マト
リックス配列の定電流源基本回路（Ｘ、Ｙ）＝（０，Ｏ
）〜（７，７）のうちｙ＝０．２，４゜６は第４図の定
電流源基本回路におけるＸＪの入力として、Ｘデコーダ
出力Ｘｎを用い、ｙ＝１゜３．５．７は、Ｘ、の入力と
してＸデコーダ出力Ｘｏを用いる。以上の接続関係を示
したのが、第２図である。これは、マトリックス構成の
定電流源基本回路、Ｘデコード信号出力Ｘｎ、Ｘｎ、Ｙ
デコード信号出力（ＹｐＩｌｌ、ＹｓｌＩｌ）、バイア
ス電圧ＣＶ。
リックス配列の定電流源基本回路（Ｘ、Ｙ）＝（０，Ｏ
）〜（７，７）のうちｙ＝０．２，４゜６は第４図の定
電流源基本回路におけるＸＪの入力として、Ｘデコーダ
出力Ｘｎを用い、ｙ＝１゜３．５．７は、Ｘ、の入力と
してＸデコーダ出力Ｘｏを用いる。以上の接続関係を示
したのが、第２図である。これは、マトリックス構成の
定電流源基本回路、Ｘデコード信号出力Ｘｎ、Ｘｎ、Ｙ
デコード信号出力（ＹｐＩｌｌ、ＹｓｌＩｌ）、バイア
ス電圧ＣＶ。
バイアス電流ＩＢＩＡＳ、クロックパルス７ｃ、出力電
流＋ ＯＵＴの接続関係を示した略図である。
流＋ ＯＵＴの接続関係を示した略図である。
以上のように構成された本実施例のマトリックス構成の
Ｄ／Ａ変換装置について、以下にその動作を説明する。
Ｄ／Ａ変換装置について、以下にその動作を説明する。
まず、第１図より６ビツトデータＤ、−ＤＳのうち、デ
ータＤＯ−ＤＳはＸデコーダ１に入力される。そのうち
ＤＳは、クロックφＣにより、Ｘデコーダ出力Ｘ。に”
Ｈ”レベル、′Ｌ”レベルを発生させる場合の切り替え
に利用され、クロックパルスφＣでラッチされＸデコー
ダ出力Ｘ。、Ｙ。
ータＤＯ−ＤＳはＸデコーダ１に入力される。そのうち
ＤＳは、クロックφＣにより、Ｘデコーダ出力Ｘ。に”
Ｈ”レベル、′Ｌ”レベルを発生させる場合の切り替え
に利用され、クロックパルスφＣでラッチされＸデコー
ダ出力Ｘ。、Ｙ。
（ｎ−０〜７）を発生させる。そして、Ｘデコーダ回路
で２分割された、マトリックス構成の定電流基本回路ブ
ロックそれぞれ別にデコード出力Ｘ。。
で２分割された、マトリックス構成の定電流基本回路ブ
ロックそれぞれ別にデコード出力Ｘ。。
Ｘｎを供給する。また、データＤ３〜Ｄ５はＹデコーダ
２に入力され、クロックパルスφＣで、ラッチされ、Ｙ
デコーダの出力（ｙｐｏ、 Ｙｓｏ） 〜（ＹＦ３．
ＹＳ７）を発生させる。この関係を表３に示す。
２に入力され、クロックパルスφＣで、ラッチされ、Ｙ
デコーダの出力（ｙｐｏ、 Ｙｓｏ） 〜（ＹＦ３．
ＹＳ７）を発生させる。この関係を表３に示す。
（以 下 余 白 ）
そこで、データＤｓ〜Ｄｏ＝ （０，Ｏ，０，１。
１，１）からデータＤ５〜Ｄｏ＝（０，０，１，０゜０
、Ｏ）そしてＤ５〜Ｄｏ＝（０，０，１，Ｏ２０゜１）
となる動作を例にして、各部分の動作を説明すると、最
初データＤ ｏ ＝ Ｄ Ｓは、（０，０，０゜１．１
．１）の状態の時、表１よりＸデコーダ１の出力信号は
Ｘ７＝１でＸｏ＝Ｘｅ＝ Ｏ、その逆相のＸ７＝Ｏ，Ｘ
ｏ〜Ｘａ＝ １となる。またＸデコーダ２の出力信号は
表３に示しているように、（Ｙｐｏ、 Ｙｓｏ） −（
０，１） 、 （Ｙｐ＋、 Ｙｓ＋） 〜（ＹＦ３．
ＹＳ７） ＝ （１、１＞となり、φＣによりラッチ
され、定電流源基本回路に供給され、（０，０）〜（６
，Ｏ）までの定電流源基本回路が導通し、その他の（０
，２）〜（７，７）までが遮断状、態となる。次に、デ
ータＤ５〜Ｄｏ＝（０，０，１，Ｏ，Ｏ，Ｏ）となると
、Ｘデコーダの出力のうち、Ｘ ｏ ＝ Ｘ ｅ 、
Ｘ ｏ −Ｘ ｓは変化せず、Ｘｏ＝Ｘｓ＝Ｏ，Ｘｏ＝
Ｘｅ＝ １のままで、Ｘ７−１が、Ｘ？＝Ｏに、Ｘ７＝
Ｏが、Ｘ７＝１に変化する。
、Ｏ）そしてＤ５〜Ｄｏ＝（０，０，１，Ｏ２０゜１）
となる動作を例にして、各部分の動作を説明すると、最
初データＤ ｏ ＝ Ｄ Ｓは、（０，０，０゜１．１
．１）の状態の時、表１よりＸデコーダ１の出力信号は
Ｘ７＝１でＸｏ＝Ｘｅ＝ Ｏ、その逆相のＸ７＝Ｏ，Ｘ
ｏ〜Ｘａ＝ １となる。またＸデコーダ２の出力信号は
表３に示しているように、（Ｙｐｏ、 Ｙｓｏ） −（
０，１） 、 （Ｙｐ＋、 Ｙｓ＋） 〜（ＹＦ３．
ＹＳ７） ＝ （１、１＞となり、φＣによりラッチ
され、定電流源基本回路に供給され、（０，０）〜（６
，Ｏ）までの定電流源基本回路が導通し、その他の（０
，２）〜（７，７）までが遮断状、態となる。次に、デ
ータＤ５〜Ｄｏ＝（０，０，１，Ｏ，Ｏ，Ｏ）となると
、Ｘデコーダの出力のうち、Ｘ ｏ ＝ Ｘ ｅ 、
Ｘ ｏ −Ｘ ｓは変化せず、Ｘｏ＝Ｘｓ＝Ｏ，Ｘｏ＝
Ｘｅ＝ １のままで、Ｘ７−１が、Ｘ？＝Ｏに、Ｘ７＝
Ｏが、Ｘ７＝１に変化する。
また、Ｘデコーダの出力Ｙｐｏ＝Ｏ，ＹＳＩ〜ＹＳ７＝
１は前のままで、Ｙデコーダ出力ｙｓｏがＹｓｏ＝１か
ら、ＹＳＱ＝Ｏ，ＹＰＩがｙｐｔ＝ １からＹｐｔ＝Ｏ
となる。この結果定電流源基本回路のうち、（７゜０）
が遮断状態から導通状態となり、従って、定電流源基本
回路（０，Ｏ）〜（７，Ｏ）までが導通し、（０，１）
〜（７，７）までが遮断状態となる。そして、データＤ
ｓ〜Ｄｏ＝ （０，０，１゜０．０．１）となると、Ｘ
デコーダの出力のうち、Ｘ１〜Ｘ７．ＸＩ〜Ｘ７は変化
せず、Ｘ ＋ −Ｘ ７ ＝０ 、 Ｘ＋〜Ｘｔ＝ １
のままで、Ｘｏ＝ＯがＸｏ＝１に、Ｘｏ＝ １がＸｏ＝
Ｏに変化し、Ｘデコーダの出力はそのまま（Ｙｐｏ、
￥ｓｏ） ＝ （０，０） ＋（Ｙｐ＋、 Ｙｓ＋）
＝ （０，１） ＋ （ＹＰ２Ｔ ＹＳ２） 〜（Ｙ
Ｆ３． ＹＳ７） ＝ （１、１）となり、定電流源基
本回路は、（０，０）〜（７，０）までとく０゜１）が
導通しく１．１）〜（７，７）までが遮断状態になる。
１は前のままで、Ｙデコーダ出力ｙｓｏがＹｓｏ＝１か
ら、ＹＳＱ＝Ｏ，ＹＰＩがｙｐｔ＝ １からＹｐｔ＝Ｏ
となる。この結果定電流源基本回路のうち、（７゜０）
が遮断状態から導通状態となり、従って、定電流源基本
回路（０，Ｏ）〜（７，Ｏ）までが導通し、（０，１）
〜（７，７）までが遮断状態となる。そして、データＤ
ｓ〜Ｄｏ＝ （０，０，１゜０．０．１）となると、Ｘ
デコーダの出力のうち、Ｘ１〜Ｘ７．ＸＩ〜Ｘ７は変化
せず、Ｘ ＋ −Ｘ ７ ＝０ 、 Ｘ＋〜Ｘｔ＝ １
のままで、Ｘｏ＝ＯがＸｏ＝１に、Ｘｏ＝ １がＸｏ＝
Ｏに変化し、Ｘデコーダの出力はそのまま（Ｙｐｏ、
￥ｓｏ） ＝ （０，０） ＋（Ｙｐ＋、 Ｙｓ＋）
＝ （０，１） ＋ （ＹＰ２Ｔ ＹＳ２） 〜（Ｙ
Ｆ３． ＹＳ７） ＝ （１、１）となり、定電流源基
本回路は、（０，０）〜（７，０）までとく０゜１）が
導通しく１．１）〜（７，７）までが遮断状態になる。
以上のように、本実施例によれば、Ｘデコーダによって
分割されたマトリックス構成の定電流調基本回路ブロッ
クにそれぞれ、ＸｎとＸ。を供給することにより、従来
各室電流源基本回路に供給していたＸデコード信号を２
本から１本にすることができ、また、Ｘデコーダから定
電流源基本回路に供給する配線長も、Ｘデコーダをマト
リックスの中央に配置することにより、１／２にするこ
とができ、したがってＸデコーダの出力バッファおよび
ＩＮＶをも１／２の能力で設計でき、ＩＣ化の場合に、
チップサイズを小さくできる。また、ディジタルノイズ
の原因になるデコード信号をＸデコーダについて１／２
にできまた、前記Ｘデコ１ −ダの出力バッファ、ＩＮ
Ｖの能力を小さくすることができることにより、ノイズ
も少なくすることができる。
分割されたマトリックス構成の定電流調基本回路ブロッ
クにそれぞれ、ＸｎとＸ。を供給することにより、従来
各室電流源基本回路に供給していたＸデコード信号を２
本から１本にすることができ、また、Ｘデコーダから定
電流源基本回路に供給する配線長も、Ｘデコーダをマト
リックスの中央に配置することにより、１／２にするこ
とができ、したがってＸデコーダの出力バッファおよび
ＩＮＶをも１／２の能力で設計でき、ＩＣ化の場合に、
チップサイズを小さくできる。また、ディジタルノイズ
の原因になるデコード信号をＸデコーダについて１／２
にできまた、前記Ｘデコ１ −ダの出力バッファ、ＩＮ
Ｖの能力を小さくすることができることにより、ノイズ
も少なくすることができる。
なお、本実施例では、６ビツトのマトリックス構成のＤ
／Ａ変換装置を例としたが、すべての７１ トリック
ス構成のＤ／Ａ変換装置についても適用可能である。
／Ａ変換装置を例としたが、すべての７１ トリック
ス構成のＤ／Ａ変換装置についても適用可能である。
また、マトリックス構成を、Ｙ軸方向に２分割（したが
Ｘ軸方向に、Ｘデコーダで分割することに−より構成す
ることも可能である。
Ｘ軸方向に、Ｘデコーダで分割することに−より構成す
ることも可能である。
また、入力信号の下位ビット群をデコードするＸデコー
ダ１は、説明を鰯単にするため、ゲート回路とトランス
ファゲートスイッチで構成したが、下位ビット群をデコ
ードするデータＤ２からＤｏの３人力と、上位ビット群
の最下位ビットデータＤ３の入力のみでゲート回路を構
成してデコードしてもよい。そして本説明はすべて、Ｎ
チャネルＭＯＳトランジスタを基本としたが、回路構成
は、ＰチャネルＭＯＳトランジスタ回路やＣＭＯ８回路
でもよいことは明らかである。
ダ１は、説明を鰯単にするため、ゲート回路とトランス
ファゲートスイッチで構成したが、下位ビット群をデコ
ードするデータＤ２からＤｏの３人力と、上位ビット群
の最下位ビットデータＤ３の入力のみでゲート回路を構
成してデコードしてもよい。そして本説明はすべて、Ｎ
チャネルＭＯＳトランジスタを基本としたが、回路構成
は、ＰチャネルＭＯＳトランジスタ回路やＣＭＯ８回路
でもよいことは明らかである。
発明の効果
本発明は、Ｘデコーダから発生する正相と逆相の２出力
のＸデコード信号をＸデコーダ１こより分割されたマト
リックス構成の定電流源基本回路１こそれぞれ別に供給
することにより、デコード信号配線を減らし、ＩＣ化の
場合に、チップサイズを少なくすることができ、デコー
ド信号によって乗する、アナログ信号へのディジタルノ
イズをおさえることのできる、優れたＤ／Ａ変換装置を
実現できるものである。
のＸデコード信号をＸデコーダ１こより分割されたマト
リックス構成の定電流源基本回路１こそれぞれ別に供給
することにより、デコード信号配線を減らし、ＩＣ化の
場合に、チップサイズを少なくすることができ、デコー
ド信号によって乗する、アナログ信号へのディジタルノ
イズをおさえることのできる、優れたＤ／Ａ変換装置を
実現できるものである。
第１図は本発明の一実施例におけるマトリックス構成の
定電流源加算方式による６ビツトＤ／Ａ変換装置の回路
図、第２図は同実施例のＤ／Ａ変換装置の定電流源基本
回路とデコード信号、アナログ信号の接続関係を示した
回路図、第３図は従来の６ビツトＤ／Ａ変換装置の回路
図、第４図はその定電流源基本回路の回路図である。 １・・・・・・Ｘデコーダ、２・・・・・・Ｙデコーダ
、３・・・・・・Ｘデコーダ、４・・・・・・Ｙデコー
ダ、１０・・・・・・抵抗、３１．１０９，１１０，３
４９．３５０・・・・・・ＡＮＤゲート、３２，１０６
，１０７，２０１，２０５゜２２２．２２４，２２６，
２２８，２３０，２３２゜２３４．２３６，３０６，３
０７，４０１，４０２゜４２２．４２４，４２６，４２
８，４３０，４３２゜４３４．４３６・・・・・・ＮＯ
Ｒゲート、３３．１３５〜１５０，２１５，２２１，３
１６〜３３１・・・・・・トランスファゲート、３５〜
３８，３９１〜３９６・・・・・・ＭＯＳトランジスタ
、３４，１０４，１０８゜１１１〜１１８，１２１，１
２３，１２５，１２７゜１２９．１３１，１３３，２０
８〜２１４，２２３゜２２５．２２７，２２９，２３１
，２３３，２３５゜２３７．３０４．３０８〜３１５，
３３２，３３４゜３３６．３３８，３４０，３４２，３
４４，３４６゜３４８．４０８〜４１４，４２３，４２
５，４２７゜４２９．４３１，４３３，４３５．４３７
・・・・・・ＩＮＶ、１０３，１０５，２０２，２０３
，３０３゜３０５．４０３．４０５・・・・・・複合ゲ
ート、１２０〜１３４，３３３，３３５，３３７，３３
９゜３４１．３４３，３４５，３４７・・・・・・バッ
ファゲート、ＤＯ−Ｄ５・・・・・・６ビツトデータ、
φＣ・・・・・・クロックパルス、 ＜６Ｃ・・・・・
・φＣの逆相のクロックパルス、ｘｏ−Ｘ７・・・・・
・Ｘデコード出力、Ｘｏ＝Ｘ７・・・・・・Ｘｎの逆相
のＸデコード出力、（Ｙｐｏ、 Ｙｓｏ） 〜（ＹＦ３
． ＹＳ７）・・・・・・Ｘデコード出力、Ｉ ＯＵＴ
・・・・・・出力電流、ＩＢＩ＾Ｓ・・・・・・バイア
ス電流、ＣＶ・・・・・・バイアス電圧。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 第 １ 図 第４図
定電流源加算方式による６ビツトＤ／Ａ変換装置の回路
図、第２図は同実施例のＤ／Ａ変換装置の定電流源基本
回路とデコード信号、アナログ信号の接続関係を示した
回路図、第３図は従来の６ビツトＤ／Ａ変換装置の回路
図、第４図はその定電流源基本回路の回路図である。 １・・・・・・Ｘデコーダ、２・・・・・・Ｙデコーダ
、３・・・・・・Ｘデコーダ、４・・・・・・Ｙデコー
ダ、１０・・・・・・抵抗、３１．１０９，１１０，３
４９．３５０・・・・・・ＡＮＤゲート、３２，１０６
，１０７，２０１，２０５゜２２２．２２４，２２６，
２２８，２３０，２３２゜２３４．２３６，３０６，３
０７，４０１，４０２゜４２２．４２４，４２６，４２
８，４３０，４３２゜４３４．４３６・・・・・・ＮＯ
Ｒゲート、３３．１３５〜１５０，２１５，２２１，３
１６〜３３１・・・・・・トランスファゲート、３５〜
３８，３９１〜３９６・・・・・・ＭＯＳトランジスタ
、３４，１０４，１０８゜１１１〜１１８，１２１，１
２３，１２５，１２７゜１２９．１３１，１３３，２０
８〜２１４，２２３゜２２５．２２７，２２９，２３１
，２３３，２３５゜２３７．３０４．３０８〜３１５，
３３２，３３４゜３３６．３３８，３４０，３４２，３
４４，３４６゜３４８．４０８〜４１４，４２３，４２
５，４２７゜４２９．４３１，４３３，４３５．４３７
・・・・・・ＩＮＶ、１０３，１０５，２０２，２０３
，３０３゜３０５．４０３．４０５・・・・・・複合ゲ
ート、１２０〜１３４，３３３，３３５，３３７，３３
９゜３４１．３４３，３４５，３４７・・・・・・バッ
ファゲート、ＤＯ−Ｄ５・・・・・・６ビツトデータ、
φＣ・・・・・・クロックパルス、 ＜６Ｃ・・・・・
・φＣの逆相のクロックパルス、ｘｏ−Ｘ７・・・・・
・Ｘデコード出力、Ｘｏ＝Ｘ７・・・・・・Ｘｎの逆相
のＸデコード出力、（Ｙｐｏ、 Ｙｓｏ） 〜（ＹＦ３
． ＹＳ７）・・・・・・Ｘデコード出力、Ｉ ＯＵＴ
・・・・・・出力電流、ＩＢＩ＾Ｓ・・・・・・バイア
ス電流、ＣＶ・・・・・・バイアス電圧。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 第 １ 図 第４図
Claims (1)
- 定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配置され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコーダ回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも一方のデコーダ回路を前記定
電流源基本回路のマトリックスの同一列または、同一行
に挿入することにより、前記マトリックスを分割し、挿
入されたデコーダ回路の正相の出力を分割された一方の
マトリックスブロックに供給し、前記挿入されたデコー
ダ回路の逆相の出力を分割された他方のマトリックスブ
ロックに、供給することを特徴とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257550A JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257550A JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104130A true JPH02104130A (ja) | 1990-04-17 |
| JPH0824265B2 JPH0824265B2 (ja) | 1996-03-06 |
Family
ID=17307840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257550A Expired - Lifetime JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824265B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590967A (ja) * | 1991-09-25 | 1993-04-09 | Sharp Corp | デイジタル／アナログ変換器 |
| US5504597A (en) * | 1992-06-17 | 1996-04-02 | Xerox Corporation | Full color display with gradient index lens array disposed between phosphor emitters and liquid crystal display |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1784917B1 (en) * | 2004-07-06 | 2010-12-01 | Kenet, Inc. | Voltage random access memory (vram) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612121A (en) * | 1979-07-10 | 1981-02-06 | Sony Corp | D-a converter |
| JPS5675726A (en) * | 1979-11-22 | 1981-06-23 | Sony Corp | D-a converter |
| JPS56148788A (en) * | 1980-04-17 | 1981-11-18 | Toshiba Corp | Semiconductor storage system |
| JPS62149097A (ja) * | 1986-12-12 | 1987-07-03 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1988
- 1988-10-13 JP JP63257550A patent/JPH0824265B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612121A (en) * | 1979-07-10 | 1981-02-06 | Sony Corp | D-a converter |
| JPS5675726A (en) * | 1979-11-22 | 1981-06-23 | Sony Corp | D-a converter |
| JPS56148788A (en) * | 1980-04-17 | 1981-11-18 | Toshiba Corp | Semiconductor storage system |
| JPS62149097A (ja) * | 1986-12-12 | 1987-07-03 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590967A (ja) * | 1991-09-25 | 1993-04-09 | Sharp Corp | デイジタル／アナログ変換器 |
| US5504597A (en) * | 1992-06-17 | 1996-04-02 | Xerox Corporation | Full color display with gradient index lens array disposed between phosphor emitters and liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824265B2 (ja) | 1996-03-06 |
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