JPH0824265B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH0824265B2 JPH0824265B2 JP63257550A JP25755088A JPH0824265B2 JP H0824265 B2 JPH0824265 B2 JP H0824265B2 JP 63257550 A JP63257550 A JP 63257550A JP 25755088 A JP25755088 A JP 25755088A JP H0824265 B2 JPH0824265 B2 JP H0824265B2
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
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- 238000000034 method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、MOS集積回路として使用されるD/A変換装置
に関するものである。
に関するものである。
従来の技術 近年、D/A変換装置は、あらゆる電子機器のディジタ
ル処理化が進んで行く中にあり、アナログ処理とディジ
タル処理の接点として、重要な役割を果している。
ル処理化が進んで行く中にあり、アナログ処理とディジ
タル処理の接点として、重要な役割を果している。
以下に重来のMOS型セグメント方式のD/A変換装置につ
いて説明する。第３図は、従来の6bitD/A変換装置図で
ある。
いて説明する。第３図は、従来の6bitD/A変換装置図で
ある。
φＣは２相クロックパルス、D0〜D5は６ビットデー
タ、３はＸデコーダ、４はＹデコーダ、301,302,406,40
7はNANDゲート、303,305,403,405は複合ゲート、306,30
7,401,402,422,424,426,428,430,432,434,436はNORゲー
ト、304,308〜315,348,332,334,336,338,340,342,344,3
46,404,408〜414,423,425,427,429,431,433,435,437は
インバータ（以下INVと記す）、333,335,337,339,341,3
43,345,347はバッファ、349,350はANDゲート316〜331,4
15〜421はトランスファゲート、X0〜X7,０〜７はそ
れぞれ正相と逆相のＸデコーダ出力、YP0〜YP7,YS0〜Y
S7はＹデコーダ出力である。
タ、３はＸデコーダ、４はＹデコーダ、301,302,406,40
7はNANDゲート、303,305,403,405は複合ゲート、306,30
7,401,402,422,424,426,428,430,432,434,436はNORゲー
ト、304,308〜315,348,332,334,336,338,340,342,344,3
46,404,408〜414,423,425,427,429,431,433,435,437は
インバータ（以下INVと記す）、333,335,337,339,341,3
43,345,347はバッファ、349,350はANDゲート316〜331,4
15〜421はトランスファゲート、X0〜X7,０〜７はそ
れぞれ正相と逆相のＸデコーダ出力、YP0〜YP7,YS0〜Y
S7はＹデコーダ出力である。
（0,0）〜（7,7）はマトリック状に配置された定電流源
基本回路である。10は抵抗で、定電流源基本回路（0,
0）〜（7,7）に接続されている。また、正相のＸデコー
ダ出力X0〜X7は（7,0）、（7,2）、（7,4）等の偶数列
の定電流源基本回路に接続されており、逆相のＸデコー
ダ出力０〜７は（7,1）、（7,3）、（7,5）等の奇
数列の定電流源基本回路に接続されている。
基本回路である。10は抵抗で、定電流源基本回路（0,
0）〜（7,7）に接続されている。また、正相のＸデコー
ダ出力X0〜X7は（7,0）、（7,2）、（7,4）等の偶数列
の定電流源基本回路に接続されており、逆相のＸデコー
ダ出力０〜７は（7,1）、（7,3）、（7,5）等の奇
数列の定電流源基本回路に接続されている。
次に、前記定電流源基本回路の回路構成を第４図に示
す。30が定電流源基本回路ブロックを示し、31は２入力
ANDゲート、32は２入力NORゲート、33はトランスファゲ
ート、35〜38,391〜396はｎチャネルMOSトランジスタで
ある。Xjはｊ番目のＸデコーダの出力、（YPi,YSi）は
ｉ番目のＹデコーダの出力、Ｃは２相クロックパル
ス、IOUTは出力電流、CVは出力電流IOUTをコントロール
するバイアス電圧、IBIASは定電流源の電流値をきめる
バイアス電流である。
す。30が定電流源基本回路ブロックを示し、31は２入力
ANDゲート、32は２入力NORゲート、33はトランスファゲ
ート、35〜38,391〜396はｎチャネルMOSトランジスタで
ある。Xjはｊ番目のＸデコーダの出力、（YPi,YSi）は
ｉ番目のＹデコーダの出力、Ｃは２相クロックパル
ス、IOUTは出力電流、CVは出力電流IOUTをコントロール
するバイアス電圧、IBIASは定電流源の電流値をきめる
バイアス電流である。
以上のように構成された、D/A変換装置について、以
下にその動作を説明する。まず、ビットデータD0〜D5の
うち、データD0〜D3はＸデコーダに入力される。そのう
ち、D3は、Ｘデコーダ出力Xnに高レベル（以下“H"レベ
ルと記す）を発生させる場合と、低レベル（以下“L"レ
ベルと記す）を発生させる場合の切り替えに利用され、
クロックパルスφＣでラッチされＸデコーダ出力（Xn,
ｎ）（ｎ＝０〜７）を発生させる。この関係を表１に
示す。なお、この構成ではＸデコーダ出力として互いに
逆相の信号Xnとｎを用いることにより、デジタル信号
の複数ビットが同時に変化したときに発生するノイズを
防いでいる。すなわち、表１に示すように入力データD0
〜D3が１ビット変化した場合（表１において、例えば入
力データD0〜D3が「0000」から「0001」に変わるように
１つ下の行のデータに変わった場合、あるいは最下行の
「1111」から最上行の「0000」に変わった場合等）にＸ
デコーダの出力値は多数ビットが変化せずに、１ビット
だけ変化する。
下にその動作を説明する。まず、ビットデータD0〜D5の
うち、データD0〜D3はＸデコーダに入力される。そのう
ち、D3は、Ｘデコーダ出力Xnに高レベル（以下“H"レベ
ルと記す）を発生させる場合と、低レベル（以下“L"レ
ベルと記す）を発生させる場合の切り替えに利用され、
クロックパルスφＣでラッチされＸデコーダ出力（Xn,
ｎ）（ｎ＝０〜７）を発生させる。この関係を表１に
示す。なお、この構成ではＸデコーダ出力として互いに
逆相の信号Xnとｎを用いることにより、デジタル信号
の複数ビットが同時に変化したときに発生するノイズを
防いでいる。すなわち、表１に示すように入力データD0
〜D3が１ビット変化した場合（表１において、例えば入
力データD0〜D3が「0000」から「0001」に変わるように
１つ下の行のデータに変わった場合、あるいは最下行の
「1111」から最上行の「0000」に変わった場合等）にＸ
デコーダの出力値は多数ビットが変化せずに、１ビット
だけ変化する。
もし、互いに逆相の信号を用いなければ、表１に示す
ような出力値とは異なり、入力データが１ビット変化し
た場合にＸデコーダの出力の複数ビットが同時に変化す
る（例えばX0〜X7のすべてのビットについて同時にデー
タが「０」から「１」に変化する）ことがあり、回路中
に大きな電流が流れ、デジタルノイズ発生の原因とな
る。
ような出力値とは異なり、入力データが１ビット変化し
た場合にＸデコーダの出力の複数ビットが同時に変化す
る（例えばX0〜X7のすべてのビットについて同時にデー
タが「０」から「１」に変化する）ことがあり、回路中
に大きな電流が流れ、デジタルノイズ発生の原因とな
る。
このように正相と逆相の２つのデコーダ出力信号を用
いると、デジタルノイズの発生を少なくできる。
いると、デジタルノイズの発生を少なくできる。
また、データD3〜D5はＹデコーダ４に入力され、クロ
ックパルスφＣでラッチされＹデコーダ出力（YP0,
YS0）〜（YP7,YS7）を発生させる。この関係を表２に示
す。
ックパルスφＣでラッチされＹデコーダ出力（YP0,
YS0）〜（YP7,YS7）を発生させる。この関係を表２に示
す。
この表１及び表２の［Xn,ｎ］，［Ypm,Ysm］（n,m
＝０〜７）の関係により、定電流源基本回路（0,0）〜
（7,7）が、クロックパルスＣでラッチされ、出力電
圧IOUTが流れる。データ１ビットづつアップカウントす
ることにより、第３図に示す、定電流源基本回路は（0,
0）→（1,0）→（2,0）→……（7,0）→（0,1）→（1,
1）→……（7,1）→（0,2）→……（6,7）の順で、導通
していく。
＝０〜７）の関係により、定電流源基本回路（0,0）〜
（7,7）が、クロックパルスＣでラッチされ、出力電
圧IOUTが流れる。データ１ビットづつアップカウントす
ることにより、第３図に示す、定電流源基本回路は（0,
0）→（1,0）→（2,0）→……（7,0）→（0,1）→（1,
1）→……（7,1）→（0,2）→……（6,7）の順で、導通
していく。
例えば、データが（D5,D4,D3,D2,D1,D0）＝（0,0,0,
0,0,0）の時は、（X0,X1,X2,X3,X4,X5,X6,X7）＝（1,1,
1,1,1,1,1,1），（YP0,YS0,YP1,YS1,YP2,RS2,YP3,YS3,Y
P4,YS4,YP5,YS5,YP6,YS6,YP7,YS7）＝（0,1,1,1,1,1,1,
1,1,1,1,1,1,1,1,1）となる。定電流源基本回路（0,0）
は、第４図により、YP0＝0,YS0＝1,X0＝１となり、NOR
ゲート32の出力は“L"レベルとなり、クロックパルス
Ｃが“H"レベルのとき、トランスファゲード33が導通
し、信号がINV34を通りトランジスタ35を導通させる。
そして、外部のトランジスタ38とカレントミラー構造を
なし、定電流源として働くトランジスタ36に流れる電流
をトランジスタ35から取る。なお、トランジスタ35が非
導通の場合はトランジスタ37から電流を取る。つまり、
この一連の動作で、データD0〜D5から入ってくるバイナ
リーデータにより、それに対応する個数の定電流源基本
回路に出力電流IOUTが流れ、全ての定電流源基本回路に
流れる電流が加算されて、アナログ電流量に変換され
る。なお、定電流源基本回路の出力トランジスタ37に電
流が流れることを導通すると以後記することとする。
0,0,0）の時は、（X0,X1,X2,X3,X4,X5,X6,X7）＝（1,1,
1,1,1,1,1,1），（YP0,YS0,YP1,YS1,YP2,RS2,YP3,YS3,Y
P4,YS4,YP5,YS5,YP6,YS6,YP7,YS7）＝（0,1,1,1,1,1,1,
1,1,1,1,1,1,1,1,1）となる。定電流源基本回路（0,0）
は、第４図により、YP0＝0,YS0＝1,X0＝１となり、NOR
ゲート32の出力は“L"レベルとなり、クロックパルス
Ｃが“H"レベルのとき、トランスファゲード33が導通
し、信号がINV34を通りトランジスタ35を導通させる。
そして、外部のトランジスタ38とカレントミラー構造を
なし、定電流源として働くトランジスタ36に流れる電流
をトランジスタ35から取る。なお、トランジスタ35が非
導通の場合はトランジスタ37から電流を取る。つまり、
この一連の動作で、データD0〜D5から入ってくるバイナ
リーデータにより、それに対応する個数の定電流源基本
回路に出力電流IOUTが流れ、全ての定電流源基本回路に
流れる電流が加算されて、アナログ電流量に変換され
る。なお、定電流源基本回路の出力トランジスタ37に電
流が流れることを導通すると以後記することとする。
発明が解決しようとする課題 上記従来の構成では、第３図に示すような１つのマト
リックスからなるブロックで構成される定電流源基本回
路に対して、Ｘデコーダ３からXn,ｎの２種類の信号
を振り分けて、全ての定電流源基本回路にデコード信号
を供給していた。このため、一つ一つの定電流基本回路
のレベルではXnとｎのいずれか一方の信号が供給され
ればよいのにもかかわらず、構成の都合上２本の信号線
がほとんど全ての定電流基本回路の上（或いは近傍）を
通る配線になっていた。
リックスからなるブロックで構成される定電流源基本回
路に対して、Ｘデコーダ３からXn,ｎの２種類の信号
を振り分けて、全ての定電流源基本回路にデコード信号
を供給していた。このため、一つ一つの定電流基本回路
のレベルではXnとｎのいずれか一方の信号が供給され
ればよいのにもかかわらず、構成の都合上２本の信号線
がほとんど全ての定電流基本回路の上（或いは近傍）を
通る配線になっていた。
この結果、必然的にXnとｎの２本の信号線の配線長
が長くなるので、集積回路化する場合に余分な配線領域
を要し、チップサイズを大きくする欠点を有していた。
が長くなるので、集積回路化する場合に余分な配線領域
を要し、チップサイズを大きくする欠点を有していた。
また、配線長が長くなると配線抵抗が大きくなるので
動作速度が遅くなるという欠点も有していた。
動作速度が遅くなるという欠点も有していた。
さらに、第４図に示す各定電流基本回路ブロック30の
上を２本の信号線（Xnとｎ）が通っているので、これ
らの信号線を通る出力が同時に変化した場合等には、こ
れらの信号線と容量性結合のあるアナログ信号配線（例
えば、バイアス電流IBIAS,バイアス電圧VC,出力電圧I
OUTが流れる）に余分なディジタルノイズを乗せ、ひい
てはD/A変換出力にパルスノイズ（グリッチ）を発生さ
せる要因をなすという欠点を有していた。
上を２本の信号線（Xnとｎ）が通っているので、これ
らの信号線を通る出力が同時に変化した場合等には、こ
れらの信号線と容量性結合のあるアナログ信号配線（例
えば、バイアス電流IBIAS,バイアス電圧VC,出力電圧I
OUTが流れる）に余分なディジタルノイズを乗せ、ひい
てはD/A変換出力にパルスノイズ（グリッチ）を発生さ
せる要因をなすという欠点を有していた。
本発明は上記従来の問題点を解決するもので、IC化す
る場合、従来に比べチップ面積を小さくさせ、また動作
速度を高速にし、なおかつディジタルノイズを減少させ
るセグメント方式のマトリックス構造のD/A変換装置を
提出することを目的とするものである。
る場合、従来に比べチップ面積を小さくさせ、また動作
速度を高速にし、なおかつディジタルノイズを減少させ
るセグメント方式のマトリックス構造のD/A変換装置を
提出することを目的とするものである。
課題を解決するための手段 この目的を達成するために本発明のD/A変換装置は、
定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配置され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコーダ回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも一方のデコーダ回路を前記定
電流源基本回路のマトリックスの同一列または、同一行
に挿入することにより、前記マトリックスを分割し、挿
入されたデコーダ回路の正相の出力を分割された一方の
マトリックスブロックに供給し、前記挿入されたデコー
ダ回路の逆相の出力を分割された他方のマトリックスブ
ロックに供給する構成を有している。
定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配置され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコーダ回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも一方のデコーダ回路を前記定
電流源基本回路のマトリックスの同一列または、同一行
に挿入することにより、前記マトリックスを分割し、挿
入されたデコーダ回路の正相の出力を分割された一方の
マトリックスブロックに供給し、前記挿入されたデコー
ダ回路の逆相の出力を分割された他方のマトリックスブ
ロックに供給する構成を有している。
作用 この構成によりＸまたはＹデコード信号の配線長を約
1/2に減少でき、信号の伝搬時間の短縮および、IC化す
る場合のチップ面積の減少、また、アナログ信号に乗ず
るディジタルノイズの発生もおさえることができる。
1/2に減少でき、信号の伝搬時間の短縮および、IC化す
る場合のチップ面積の減少、また、アナログ信号に乗ず
るディジタルノイズの発生もおさえることができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。第１図は、本発明の一実施例におけるマト
リックス構成の定電流源加算方式における６ビットD/A
変換装置を示すものである。
ら説明する。第１図は、本発明の一実施例におけるマト
リックス構成の定電流源加算方式における６ビットD/A
変換装置を示すものである。
第１図において、電源電圧VDD,接地電圧VSS,データD0
〜D5,出力電流IOUT,および定電流源基本回路（0,0）〜
（7,7）自体の構成は、従来例の構成と同じものであ
る。次に、１はＸデコーダ、２はＹデコーダ、101,102,
204,207はNANDゲート、103,105,202,203は複合ゲート、
106,107,201,205,222,224,226,228,230,232,234,236はN
ORゲート、120,122,124,126,128,130,132,134はバッフ
ァゲート、104,108,111〜119,121,123,125,127,129,13
1,133,208〜214,223,225,227,229,231,233,235,237はIN
V、109,110はANDゲート、135〜150,215〜221はトランス
ファゲート、10は抵抗である。X0〜X7,０〜７はＸ
デコーダの出力でXnとｎ（ｎ＝０……７）は信号極性
が逆である。（YP0,YP0），（YP1,YS1），（YP2,
YS2），（YP3,YS3），（YP4,YS4），（YP5,YS5），（Y
P6,YS6），（YP7,YS7）はＹデコーダの出力である。マ
トリックス配列の定電流源基本回路（X,Y）＝（0,0）〜
（7,7）のうちｙ＝0,2,4,6は第４図の定電流源基本回路
におけるXjの入力として、Ｘデコーダ出力Xnを用い、ｙ
＝1,3,5,7は、Xjの入力としてＸデコーダ出力ｎを用
いる。以上の接続関係を示したのが、第２図である。こ
れは、マトリックス構成の定電流源基本回路、Ｘデコー
ド信号出力Xn,n,Yデコード信号出力（Ypm,Ysm），バ
イアス電圧CV,バイアス電流IBIAS,クロックパルスC,
出力電流IOUTの接続関係を示した略図である。
〜D5,出力電流IOUT,および定電流源基本回路（0,0）〜
（7,7）自体の構成は、従来例の構成と同じものであ
る。次に、１はＸデコーダ、２はＹデコーダ、101,102,
204,207はNANDゲート、103,105,202,203は複合ゲート、
106,107,201,205,222,224,226,228,230,232,234,236はN
ORゲート、120,122,124,126,128,130,132,134はバッフ
ァゲート、104,108,111〜119,121,123,125,127,129,13
1,133,208〜214,223,225,227,229,231,233,235,237はIN
V、109,110はANDゲート、135〜150,215〜221はトランス
ファゲート、10は抵抗である。X0〜X7,０〜７はＸ
デコーダの出力でXnとｎ（ｎ＝０……７）は信号極性
が逆である。（YP0,YP0），（YP1,YS1），（YP2,
YS2），（YP3,YS3），（YP4,YS4），（YP5,YS5），（Y
P6,YS6），（YP7,YS7）はＹデコーダの出力である。マ
トリックス配列の定電流源基本回路（X,Y）＝（0,0）〜
（7,7）のうちｙ＝0,2,4,6は第４図の定電流源基本回路
におけるXjの入力として、Ｘデコーダ出力Xnを用い、ｙ
＝1,3,5,7は、Xjの入力としてＸデコーダ出力ｎを用
いる。以上の接続関係を示したのが、第２図である。こ
れは、マトリックス構成の定電流源基本回路、Ｘデコー
ド信号出力Xn,n,Yデコード信号出力（Ypm,Ysm），バ
イアス電圧CV,バイアス電流IBIAS,クロックパルスC,
出力電流IOUTの接続関係を示した略図である。
以上のように構成された本実施例のマトリックス構成
のD/A変換装置について、以下にその動作を説明する。
のD/A変換装置について、以下にその動作を説明する。
まず、第１図より６ビットデータD0〜D5のうち、デー
タD0〜D3はＸデコーダ１に入力される。そのうちD3は、
クロックφＣにより、Ｘデコーダ出力Xnに“H"レベル、
“L"レベルを発生させる場合の切り替えに利用され、ク
ロックパルスφＣでラッチされＸデコーダXn,ｎ（ｎ
＝０〜７）を発生させる。そして、Ｘデコーダ回路で２
分割された、マトリックス構成の定電流基本回路ブロッ
クそれぞれ別にデコード出力Xn,ｎを供給する。ま
た、データD3〜D5はＹデコーダ２に入力され、クロック
パルスφＣで、ラッチされ、Ｙデコーダの出力（YP0,Y
S0）〜（YP7,YS7）を発生させる。この関係を表３に示
す。
タD0〜D3はＸデコーダ１に入力される。そのうちD3は、
クロックφＣにより、Ｘデコーダ出力Xnに“H"レベル、
“L"レベルを発生させる場合の切り替えに利用され、ク
ロックパルスφＣでラッチされＸデコーダXn,ｎ（ｎ
＝０〜７）を発生させる。そして、Ｘデコーダ回路で２
分割された、マトリックス構成の定電流基本回路ブロッ
クそれぞれ別にデコード出力Xn,ｎを供給する。ま
た、データD3〜D5はＹデコーダ２に入力され、クロック
パルスφＣで、ラッチされ、Ｙデコーダの出力（YP0,Y
S0）〜（YP7,YS7）を発生させる。この関係を表３に示
す。
そこで、データD5〜D0＝（0,0,0,1,1,1）からデータD
5〜D0＝（0,0,1,0,0,0）そしてD5〜D0＝（0,0,1,0,0,
1）となる動作を例にして、各部分の動作を説明する
と、最初データD0〜D5は、（0,0,0,1,1,1）の状態の
時、表１よりＸデコーダ１の出力信号はX7＝でX0〜X6＝
0,その逆相の７＝0,０〜６＝１となる。またＹデ
コーダ２の出力信号は表３に示しているように、（YP0,
YS0）＝（0,1），（YP1,YS1）〜（YP7,YS7）＝（1,1）
となり、φＣによりラッチされ、定電流源基本回路に供
給され、（0,0）〜（6,0）までの定電流源基本回路が導
通し、その他の（0,2）〜（7,7）までが遮断状態とな
る。次に、データD5〜D0＝（0,0,1,0,0,0）となると、
Ｘデコーダの出力のうち、X0〜X6,０〜６は変化せ
ず、X0〜X6＝0,０〜６＝１のままで、X7＝０に、X7
＝１が、X7＝０が、７＝１に変化する。また、Ｙデコ
ーダの出力YP0＝0,YS1〜YS7＝１は前のままで、Ｙデコ
ーダ出力YS0がYS0＝１から、YS0＝0,YP1がYP1＝１からY
P1＝０となる。この結果定電流源基本回路のうち、（7,
0）が遮断状態から導通状態となり、従って、定電流源
基本回路（0,0）〜（7,0）までが導通し、（0,1）〜
（7,7）までが遮断状態となる。そして、データD5〜D0
＝（0,0,1,0,0,1）となると、Ｘデコーダの出力のう
ち、X1〜X7,１〜７は変化せず、X1〜X7＝0,１〜
７＝１のままで、X0＝０がX0＝１に、０＝１が０
＝０に変化し、Ｙデコーダの出力はそのまま（YP0,
YS0）＝（0,0），（YP1,YS1）＝（0,1），（YP2,YS2）
〜（YP7,YS7）＝（1,1）となり、定電流源基本回路は、
（0,0）〜（7,0）までと（0,1）が導通し（1,1）〜（7,
7）までが遮断状態になる。
5〜D0＝（0,0,1,0,0,0）そしてD5〜D0＝（0,0,1,0,0,
1）となる動作を例にして、各部分の動作を説明する
と、最初データD0〜D5は、（0,0,0,1,1,1）の状態の
時、表１よりＸデコーダ１の出力信号はX7＝でX0〜X6＝
0,その逆相の７＝0,０〜６＝１となる。またＹデ
コーダ２の出力信号は表３に示しているように、（YP0,
YS0）＝（0,1），（YP1,YS1）〜（YP7,YS7）＝（1,1）
となり、φＣによりラッチされ、定電流源基本回路に供
給され、（0,0）〜（6,0）までの定電流源基本回路が導
通し、その他の（0,2）〜（7,7）までが遮断状態とな
る。次に、データD5〜D0＝（0,0,1,0,0,0）となると、
Ｘデコーダの出力のうち、X0〜X6,０〜６は変化せ
ず、X0〜X6＝0,０〜６＝１のままで、X7＝０に、X7
＝１が、X7＝０が、７＝１に変化する。また、Ｙデコ
ーダの出力YP0＝0,YS1〜YS7＝１は前のままで、Ｙデコ
ーダ出力YS0がYS0＝１から、YS0＝0,YP1がYP1＝１からY
P1＝０となる。この結果定電流源基本回路のうち、（7,
0）が遮断状態から導通状態となり、従って、定電流源
基本回路（0,0）〜（7,0）までが導通し、（0,1）〜
（7,7）までが遮断状態となる。そして、データD5〜D0
＝（0,0,1,0,0,1）となると、Ｘデコーダの出力のう
ち、X1〜X7,１〜７は変化せず、X1〜X7＝0,１〜
７＝１のままで、X0＝０がX0＝１に、０＝１が０
＝０に変化し、Ｙデコーダの出力はそのまま（YP0,
YS0）＝（0,0），（YP1,YS1）＝（0,1），（YP2,YS2）
〜（YP7,YS7）＝（1,1）となり、定電流源基本回路は、
（0,0）〜（7,0）までと（0,1）が導通し（1,1）〜（7,
7）までが遮断状態になる。
以上のように、本実施例によれば、Ｘデコーダによっ
て分割されたマトリックス構成の定電流源基本回路ブロ
ックにそれぞれ、Xnとｎを供給することにより、従来
各定電流源基本回路の上（或は近傍）を通っていたＸデ
コード信号を２本から１本にすることができ、また、Ｘ
デコーダから定電流源基本回路に供給する配線長も、Ｘ
デコーダをマトリックスの中央に配置することにより、
1/2にすることができる。したがってＸデコーダのバッ
ファおよびINVをも1/2の能力で設計でき、IC化の場合
に、チップサイズ小さくできる。また、ディジタルノイ
ズの原因になるデコード信号をＸデコーダについて1/2
にできまた、前記Ｘデコーダの出力バッファ、INVの能
力を小さくすることができることにより、ノイズも少な
くすることができる。
て分割されたマトリックス構成の定電流源基本回路ブロ
ックにそれぞれ、Xnとｎを供給することにより、従来
各定電流源基本回路の上（或は近傍）を通っていたＸデ
コード信号を２本から１本にすることができ、また、Ｘ
デコーダから定電流源基本回路に供給する配線長も、Ｘ
デコーダをマトリックスの中央に配置することにより、
1/2にすることができる。したがってＸデコーダのバッ
ファおよびINVをも1/2の能力で設計でき、IC化の場合
に、チップサイズ小さくできる。また、ディジタルノイ
ズの原因になるデコード信号をＸデコーダについて1/2
にできまた、前記Ｘデコーダの出力バッファ、INVの能
力を小さくすることができることにより、ノイズも少な
くすることができる。
なお、本実施例では、６ビットのマトリックス構成の
D/A変換装置を例としたが、すべてのマトリックス構成
のD/A変換装置についても適用可能である。
D/A変換装置を例としたが、すべてのマトリックス構成
のD/A変換装置についても適用可能である。
また、マトリックス構成を、Ｙ軸方向に２分割したが
Ｘ軸方向に、Ｙデコーダで分割することにより構成する
ことも可能である。
Ｘ軸方向に、Ｙデコーダで分割することにより構成する
ことも可能である。
また、入力信号の下位ビット群をデコードするＸデコ
ーダ１は、説明を簡単にするため、ゲート回路とトラン
スファゲートスイッチで構成したが、下位ビット群をデ
コードするデータD2からD0の３入力と、上位ビット群の
最下位ビットデータD3の入力のみでゲート回路を構成し
てデコードしてもよい。そして本説明はすべて、Ｎチャ
ネルMOSトランジスタを基本としたが、回路構成は、Ｐ
チャネルMOSトランジスタ回路やCMOS回路てもよいこと
は明らかである。
ーダ１は、説明を簡単にするため、ゲート回路とトラン
スファゲートスイッチで構成したが、下位ビット群をデ
コードするデータD2からD0の３入力と、上位ビット群の
最下位ビットデータD3の入力のみでゲート回路を構成し
てデコードしてもよい。そして本説明はすべて、Ｎチャ
ネルMOSトランジスタを基本としたが、回路構成は、Ｐ
チャネルMOSトランジスタ回路やCMOS回路てもよいこと
は明らかである。
発明の効果 本発明は、Ｘデコーダから発生する正相と逆相の２出
力のＸデコード信号をＸデコーダにより分割されたマト
リックス構成の定電流源基本回路にそれぞれ別に供給す
ることにより、デコード信号配線長を短くすることがで
きるので、IC化の場合に、チップサイズを小さくするこ
とができ、また配線抵抗も小さくなるので動作が高速に
なる。さらにデコード信号によって生ずる、アナログ信
号へのディジタルノイズをおさえることのできる、優れ
たD/A変換装置を実現できるものである。
力のＸデコード信号をＸデコーダにより分割されたマト
リックス構成の定電流源基本回路にそれぞれ別に供給す
ることにより、デコード信号配線長を短くすることがで
きるので、IC化の場合に、チップサイズを小さくするこ
とができ、また配線抵抗も小さくなるので動作が高速に
なる。さらにデコード信号によって生ずる、アナログ信
号へのディジタルノイズをおさえることのできる、優れ
たD/A変換装置を実現できるものである。
第１図は本発明の一実施例におけるマトリックス構成の
定電流源加算方式による６ビットD/A変換装置の回路
図、第２図は同実施例のD/A変換装置の定電流源基本回
路とデコード信号、アナログ信号の接続関係を示した回
路図、第３図は従来の６ビットD/A変換装置の回路図、
第４図はその定電流源基本回路の回路図である。 １……Ｘデコーダ、２……Ｙデコーダ、３……Ｘデコー
ダ、４……Ｙデコーダ、10……抵抗、31,109,110,349,3
50……ANDゲート、32,106,107,201,205,222,224,226,22
8,230,232,234,236,306,307,401,402,422,424,426,428,
430,432,434,436……NORゲート、33,135〜150,215,221,
316〜331……トランスファゲート、35〜38,391〜396…
…MOSトランジスタ、34,104,108,111〜118,121,123,12
5,127,129,131,133,208〜214,223,225,227,229,231,23
3,235,237,304,308〜315,332,334,336,338,340,342,34
4,346,348,408〜414,423,425,427,429,431,433,435,437
……INV、103,105,202,203,303,305,403,405……複合ゲ
ート、120〜134,333,335,337,339,341,343,345,347……
バッファゲート、D0〜D5……６ビットデータ、φＣ……
クロックパルス、Ｃ……φＣの逆相のクロックパル
ス、X0〜X7……Ｘデコード出力、０〜７……Xnの逆
相のＸデコード出力、（YP0,YS0）〜（YP7,YS7）……Ｙ
デコード出力、IOUT……出力電流、IBIAS……バイアス
電流、CV……バイアス電圧。
定電流源加算方式による６ビットD/A変換装置の回路
図、第２図は同実施例のD/A変換装置の定電流源基本回
路とデコード信号、アナログ信号の接続関係を示した回
路図、第３図は従来の６ビットD/A変換装置の回路図、
第４図はその定電流源基本回路の回路図である。 １……Ｘデコーダ、２……Ｙデコーダ、３……Ｘデコー
ダ、４……Ｙデコーダ、10……抵抗、31,109,110,349,3
50……ANDゲート、32,106,107,201,205,222,224,226,22
8,230,232,234,236,306,307,401,402,422,424,426,428,
430,432,434,436……NORゲート、33,135〜150,215,221,
316〜331……トランスファゲート、35〜38,391〜396…
…MOSトランジスタ、34,104,108,111〜118,121,123,12
5,127,129,131,133,208〜214,223,225,227,229,231,23
3,235,237,304,308〜315,332,334,336,338,340,342,34
4,346,348,408〜414,423,425,427,429,431,433,435,437
……INV、103,105,202,203,303,305,403,405……複合ゲ
ート、120〜134,333,335,337,339,341,343,345,347……
バッファゲート、D0〜D5……６ビットデータ、φＣ……
クロックパルス、Ｃ……φＣの逆相のクロックパル
ス、X0〜X7……Ｘデコード出力、０〜７……Xnの逆
相のＸデコード出力、（YP0,YS0）〜（YP7,YS7）……Ｙ
デコード出力、IOUT……出力電流、IBIAS……バイアス
電流、CV……バイアス電圧。
Claims (1)
- 【請求項１】定電流源基本回路が、Ｘ軸とＹ軸方向にマ
トリックス構造に配置され、前記各定電流源基本回路を
選択するＸ軸とＹ軸方向のデコーダ回路部であるＸデコ
ーダ回路とＹデコーダ回路の少なくとも一方のデコーダ
回路を前記定電流源基本回路のマトリックスの同一列ま
たは、同一行に挿入することにより、前記マトリックス
を分割し、挿入されたデコーダ回路の正相の出力を分割
された一方のマトリックスブロックに供給し、前記挿入
されたデコーダ回路の逆相の出力を分割された他方のマ
トリックスブロックに、供給することを特徴とするD/A
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257550A JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257550A JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104130A JPH02104130A (ja) | 1990-04-17 |
| JPH0824265B2 true JPH0824265B2 (ja) | 1996-03-06 |
Family
ID=17307840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257550A Expired - Lifetime JPH0824265B2 (ja) | 1988-10-13 | 1988-10-13 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824265B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590967A (ja) * | 1991-09-25 | 1993-04-09 | Sharp Corp | デイジタル／アナログ変換器 |
| JPH06102509A (ja) * | 1992-06-17 | 1994-04-15 | Xerox Corp | 光カップリング・レンズアレイ付きフルカラー表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612121A (en) * | 1979-07-10 | 1981-02-06 | Sony Corp | D-a converter |
| JPS6014436B2 (ja) * | 1980-04-17 | 1985-04-13 | 株式会社東芝 | 半導体メモリシステム |
| JPS5675726A (en) * | 1979-11-22 | 1981-06-23 | Sony Corp | D-a converter |
| JPS62149097A (ja) * | 1986-12-12 | 1987-07-03 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1988
- 1988-10-13 JP JP63257550A patent/JPH0824265B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02104130A (ja) | 1990-04-17 |
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