JPH021044A - メモリアクセス制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御方式に関し、特に命令処理
装置や入出力処理装置、記憶制御装置がバス形式で接続
された情報処理装置のメモリスループットを高めるのに
好適な、メモリアクセス制御方式に関する。

〔従来の技術〕

まずメモリアクセスの要求元となる命令処理装置や入出
力処理袋Ｒ（以下、これらを総称してリクエスタとｉｏ
う）と、記憶制御装置とがバス形式で接続された情報処
理装置におけるメモリアクセス手順について述べる。

第２図（ａ）は従来のメモリアクセス手順におけるリー
ド要求の手順を示したものである。リクエスタは、バス
アクセス権の仲裁を行うバスアービタにバス権要求（Ｂ
ＵＳＲＥＱ）信号を送る。これを受けたバスアービタは
バスの空きを待ち、複数のリクエスタからのＢＵＳＲＥ
Ｑ信号の中から、予め決められた優先順位に従って、１
つのリクエスタにバス権要求受付（ＢＵＳＡＣＰ）信号
を送る。　ＢＵＳＡＣＰ信号を受信したリクエスタは、
バスにメモリアクセス要求の詳細情報として、例えば、
メモリアドレス（ＳＡＢ）　、リード要求かライト要求
かの区別信号、データ長、ライト要求の場合はライトデ
ータ等を送出する。記憶制御装置ｆｆ（以下、ｒｓｃＵ
Ｊという、）ここでは４ウエハー・インタリーヴ構成を
仮定する）はバスから上述の詳細情報を受信し、Ｗａｙ
Ｏ〜３においてメモリアクセス手順を起動する。メモリ
アクセス手順が終了すると、ＳＣＵはバスに、終了通知
信号と終了の詳細情報を送出し、リクエスタはこれを受
信する。詳細情報は、例えば、リード要求の場合はリー
ドデータ（ＳＤＲバス上のＤｏ”Ｄｓ）等である。

第２図（ａ）の破線で示すＳＡＢは１次に処理されるリ
ード要求を示している。従来のＳＣＵは、バス仲裁が終
了して一つのリクエスタがバス権を獲得すると、そのメ
モリ読出しまたは書込みが完了するまでバス権を放さず
１次のアクセス要求は受付けられなかった。このように
、バス転送の最初からバス転送の結果を返すまで、バス
の専有を続けることが、メモリスループット向上を阻み
、また、装置全体の性能向上のネックとなっていた。

上述の如き欠点を除去し、第２図（ｂ）の破線で示すタ
イミングで次要求を処理する方式るものとして、特開昭
５５−９７６５５号公報「メモリアクセス方式」に開示
された技術が知られている。この技術は、ＳＣＵとリク
エスタ内部に、それぞれ、複数個のバッファを持ち、こ
れにバスアクセス情報を保持し、ＳＣＵがメモリアクセ
スを行っている間に、次のリクエストを受付は可能にし
ようとするものである。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術は、ＳＣＵがメモリアクセ
スを行っている間に、どのような機構で次のリクエスト
を受付けるかを明示しておらず、特に、ＳＣＵと複数の
リクエスタ間がバス形式で結合されている場合に必要と
されるバス権の仲裁については解決されていないため、
バス形式で結合されている情報処理装置のメモリスルー
ブツトの向上には適用できない。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリアクセス制御方式における
上述の如き問題を解消し、前述のＳＣＵやＣＰＵがバス
形式で結合されている情報処理装置のメモリスルーブツ
トを向上させることを可能とするメモリアクセス制御方
式を提供することにある。

（８題を解決するための手段〕 本発明の上述の目的は、命令処理装置または入出力処理
装置等のリクエスタと記憶制御装置がバス形式で結合さ
れ、バスアービタにより前記各装置間におけるバス権の
受授を行う情報処理装置において、前記記憶制御装置内
のメモリアクセス回路とバスインターフェース回路との
間に、バッファ（該バスインタフェース回路で受付けた
メモリアクセス要求とメモリアクセス制御の間のメモリ
アクセス待ちバッファ、及び、メモリアクセス回路で処
理されリクエスタへの転送待ちのメモリアクセス要求と
バスインタフェースとの間のバス出力待ちバッファ）を
設けて、該バス出力待ちバッファ内にリクエストが存在
する場合には、該バス出力待ちバッファから前記バスア
ービタへ、前記リクエスタから前記バスアービタへのバ
ス権要求とは別のバス権要求を出力し、前記バスアービ
タはこれらバス権要求に基づきバス権受授を行う如く構
成したことを特徴とするメモリアクセス制御方式によっ
て達成される。

また、前記バス権要求に、バス使用サイクル数を示す信
号、および、バス使用形態を示す信号を付加することも
次リクエストを早いタイミングで受付はバススループッ
トを向上する上で有効である。

又、バスの制御信号を要求転送用と結果転送用の２系統
設けることもパススループットを向上する上で有効であ
る。

〔作用〕

上述のバッファは、メモリアクセス待ちまたはバス出力
待ちのリクエスト用のバッファである。

このバッファにより、先行リクエストによりメモリがア
クセス中である場合やバスが使用中である場合に、この
バッファを利用してリクエストの進行を待たせ、メモリ
アクセスやバス転送を独立のステージとして動かすこと
が可能になる。

さらに、上記リクエスタからバスアービタへのバス権要
求とは別にバス出力待ちバッファからのバス権要求を設
け、記憶制御装置内のバス出力待ちバッファにリクエス
トが存在する場合には、記憶制御装置からバスアービタ
ヘバス権要求を送り、バスアービタが記憶制御装置から
のバス権要求と。

他のバス権要求とを選択して、バス終了通知信号送出の
ためのバス権を得るようにしている。これにより、メモ
リアクセス中に次のリクエストが受付けられ、また、終
了通知信号を送出している間に次のメモリアクセスが開
始され、メモリアクセス時間ピッチ（または、バス転送
サイクルピッチ）で、メモリアクセス要求が処理される
ことになる。

この結果、スループットが大幅に向上する。

また、前記バス権要求に、バス使用サイクル数の信号、
および、バス使用形態を示す信号を付加することにより
、バスアービタは、リクエスタから使用バスタイブと使
用バスサイクル数を通知されるので、これに基づいてバ
スアービトレーションを行うことができ、バスの空きを
リクエスト受付時点で予測することが可能となり、次の
リクエストに対して予測した空きサイクルに対応したＢ
ＵＳＡＣＰ信号を送ることができる。これにより、バス
スルーブツトがさらに向上する。

なお、上記作用を生むための最も不可欠なものは記憶制
御装置内からのバス権要求信号であり。

これによりバスサイクルとメモリサイクルのステージを
分割することが可能となった。バッファはこのステージ
の動作タイミングをフレキシブルにする働きを持つもの
として重要である。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第３図は、本発明の一実施例を示す情報処理装置のブロ
ック構成図である０本実施例に示す情報処理装置は、マ
ルチプロセッサ構成を採用しており、２個の命令処理装
置　（Ｉ　Ｐｏ）１０−ａ。

（ＩＰｘ）１０−ｂ、２個の入出力処理装置（ＩＯＰｏ
）１０−ｃ、（ＩＯＰｌ）１０−ｄ、１個の記憶制御袋
［（ＳＣＵ）１００および１個のＲＡＭ（ＲＡＭ）３０
を、Ｓバス３００により結合することで、基本処理装置
ｆｆ　（ＢＰＵ）２０が構成されている。

命令処理袋！（ＩＰｏ）１０−ａと（ＩＰｔ）１０−ｂ
、入出力処理袋Ｒ（ＩＯＰｏ）１０−ａと（ＩＯＰｒ）
１０−ｄ、及びＳＣＵ１００内のバスリクエスタ（リク
エスト管理５０ｏ）はＳバス３００のバス権が必要にな
ると、バス権要求信号（ＢＵＳＲＥＱ）１２−ａ　〜１
２ｄ、　　１２−ｒ（後述）を、バスアービタ２００に
送る。バスアービタ２００はここではＳＣＵ１００の内
部に実現されている。バスアービタ２００は、バスの空
きを待ち、バス空きサイクルに対応した時点で最も優先
順位の高いリクエストを受付ける。バス権を得たリクエ
スタは。

Ｓ／＜ス３００を用いて、リクエスト（アドレス。

ライトデータまたはリードライトの別等の詳細情報）を
送出する。

ＢＰＵ２０（７）主記憶であるＲ、ＡＭ３０は、４ウエ
ー・インタリーヴ構成で連続アドレスで番地付けされて
いる。　５ｃｕｔｏｏは、リクエストアドレスが自ＳＣ
Ｕのアドレス実装範囲か否かチエツクし、アドレス範囲
が適合したリクエストのみを受付ける。

第１図に５ＣＵ１００の構成の１例を示す、第１図の実
施例においては、メモリアクセス制御部７００−〇〜３
およびＲＡＭ３０−０〜３は、４つ存在し、４Ｗａｙイ
ンタリーヴとして並列に動作する。

第２図および第５図に示すＳＣＵのＷａｙＯ〜３は、上
記ＲＡＭ３０−０〜３へのアクセスが並列に行われてい
ることを示す６本実施における５ＣＵ１００は。

バス権仲裁を行なうバスアービタ２００、Ｓバス３００
とのインタフェースを行なうバスインタフェース４００
，４ウエハ・インタリーブに分解されたリクエストの同
期をとるリクエスト管理部５００、各ウェイ毎のリクエ
スト（以後、キューと称す）のバッファであるキュー管
理部６００−０〜６００−３、および各ウェイ毎のメモ
リアクセスを行なうメモリアクセス制御部７００−０〜
７００−３からなるＬＳＩとして示される。但し、各構
成要素のうちの１部、例えば、バスアービタ２００をＬ
ＳＩの外に出してもよい。

第１図の５ＣＵ１００の詳細説明の前に、第４図を参照
して、Ｓバスおよびバス権受授信号について説明する。

これらのインタフェース信号は、リクエスタ１０−ｉ　
（ｉ＝ａ、ｂ、ｃ、ｄ、以下、同様）と、後述するリク
エスト管理５００と、ＳＣＵ１００内のバスアービタと
の間で定義されている。リクエスタ１０−ｉは、バスリ
クエスタブロック（Ｂ　Ｒ）８−ｉやバスインタフェー
スブロック（ＢＩ）６−１等を持つ６ まず、バス権受授信号群を説明する。Ａス権要求信号（
ＢＵＳＲＥＱｉ”ｒ）　１２−　ｉ　−ｒは、ノ（ス権
要求が存在すること、およびその詳細情報（すなわち、
要求バスタイブ信号（ＯＵＳＴＹＰｉ”ｒ）　１４−　
ｉ〜ｒと要求バス使用サイクル数信号（ＢＵＳＣＮＴｉ
”ｒ）１６−　ｉ　＝　ｒ上の情報）が有効であること
を示す。

要求バスタイブ信号（ＢＵＳＴＹＰｉ＝ｒ）　１４−　
ｉ　＝　ｒは、バスリクエストが、データバス５ＤＢ３
２０を使用するか否かを示す、データバス５ＤＢ３２０
を使用する場合はライ１〜要求、使用しない場合はリー
ド要求である。要求バス使用サイクル数信号（ＢＵＳＣ
ＮＴｉ〜ｒ）１６−ｉ＝ｒは、データバス５Ｄｒ３３２
０の使用サイクル数を示す。

バスアービタ２００は、これらのバス権要求信号を受け
、バスの使用状態とリクエストの優先順位に応じて、バ
ス権要求を受付はバス権要求受付信号（ＢＵＳＡＣＰｉ
＝ｒ）　２０−　ｉ　”　ｒをリクエスタ１０−１に返
す。

バス権要求が受付けられると、Ｓバス３００を使用して
リクエスト情報が転送される０本実施例においては、Ｓ
バス３００の使用形態をメモリアクセス要求転送とメモ
リアクセス結果転送とに分類するが、以下の説明では前
者をスタート系バス手順、後者をエンド系バス手順と呼
ぶ、Ｓバス３００は、スタート系バス手順を制御するス
タート系制御信号群３０２と、エンド系バス手順を制御
するエンド系制御信号群３０４と、上記アドレスバス５
ＡＢ３１０およびデータバス５ＤＢ３２０、フラグバス
５ＦＢ３２２から構成されている。なお、５ＦＢ３２２
は、データバス５ＤＢ３２０の補助情報で、５ＤＢ３２
０の４バイトのうちのどのバイトに有効なデータが乗っ
ているかを示す信号である。

スタート系バス手順には、リード要求転送とライト要求
転送がある。リード要求転送の場合は。

リードアドレスをアドレスバス５ＡＢ３１０により転送
し、同時に、スタート系制御信号群３０２により。

リクエストの詳細情報を転送する。ライト要求転送の場
合は、ライトアドレス、ライトデータをアドレスバス５
ＡＢ３１０、データバス５ＤＢ３２０により転送し、同
時に、スタート系制御信号群３０２により、リクエスト
の詳細情報を転送する。

スタート系と同様に、エンド系バス手順はリード結果転
送とライト結果転送がある。リード結果転送の場合は、
リードデータをデータバス５ＤＢ３２０により転送し、
同時に、エンド系制御信号群３０４により、リクエスト
の詳細情報を転送する。ライト結果転送の場合は、エン
ド系制御信号群３０４により、リクエストの詳細情報の
みを転送する。

上記スタート系制御信号群３０２．の構成は、スタート
系信号群に有効な情報が乗っているか否かを示すコマン
ド信号ＢＳＡＣＴ３３０、リード要求かライト要求かの
別を示すＢＳＲＤ３３２　、通常のリードまたはライト
要求か、その他のバス使用要求かの別を示すタイプ信号
ＢＳＴＹＰ３３４、データバス使用サイクル数を示すＢ
ＳＣＮＴ３３６、リクエスト元ユニットを識別するＢＳ
ＵＮＴ３３８リクエスト元リクエストチェック番号ＢＳ
ＣＨＫ３４０により構成されている。ＢＳＬＩＮＴ３３
８゜ＢＳＣＨＫ３４０はリクエスト付随の情報で、ＳＣ
Ｕで処理が終了すると、終了転送の際のエンド系制御情
報群中の同様の信号（後記ＢＥＵＮＴ、　ＢＥＣＨＫ）
上に送出され、リクエスト元はＢＥＵＮＴに基づき終了
通知が自装置に対するものか否か、及びＢ　Ｅ　ＣＨＫ
に基づき自装置が出した複数の未確認のリクエストの内
どのリクエストに対するエンド通知かを認識させる。リ
クエスト１０−１のバスインタフェース６−ｉは、ＢＥ
ＵＮＴが自装置の番号と一致する場合、終了通知を取込
む。

次に、エンド系制御信号群３０２は、エンド系信号群に
有効な情報が乗っているか否かを示すコマンド信号ＢＥ
ＡＣＴ３５０、リード要求かライト要求かの別を示すＢ
ＥＲＤ３５２　、データバス使用サイクル数を示すＢＥ
ＣＮＴ３５４、リクエスト元ユニットを示すＢＥＵＮＴ
３５６．　ＢＥＣ１ｌＫ３５８により構成されている。

第５図に、第４図で説明したＳバス３００およびバス権
受授信号のタイミング関係を示す。リードの場合、ライ
トの場合それぞれ、スタート系バス手順により５ＣＬＩ
１００にリクエストを転送し、５ＣＵ１００でＲＡＭ３
０に対するリードまたはライトが行われ、エンド系バス
手順によりリクエスト元へ、リクエストの結果（リード
データ、ライト終了通知等）が転送されて終了する。

第５図（ａ）に示すリードの場合は、スタート系バス手
順では、バス権を獲得したリクエスタが、スタート系制
御信号群（ＢＳＡＣＴ３３０で示した）とアドレス（Ｓ
ＡＢ３１０）を送出する。また、エンド系バス手順では
、５ＣＵ１００内の処理（リード）が一定のところまで
進行するとバスアービタ２００に対し、バスリクエスト
信号ＢＵＳＲＥＱｒ１２−ｒを送り、バス権を獲得した
後、ＳＣＵ１００がエンド系制御信号群（ＢＥＡＣＴ３
５０で示した）とデータ　（ＳＤＢ３２０）を送出する
。

第５図（ｂ）に示すライトの場合は、スタート系バス手
順では、リクエスタがスタート系制御信号群とアドレス
（ＳＡＢ３１０）とデータ（ＳＤＢ３２０）を送出する
。また、エンド系バス手順では、５ＣＵ１００がエンド
系制御信号群を送出する。

第４図のバスアービタ２００は、リクエスト１０−　ｉ
　　（ｉ　＝　ａ　”　ｄ、以下、同様）やリクエスト
管理部５００からのバス権要求信号（ＢＬＩＳＲＥＱｉ
）１２−　ｉ　、　　（ＢＵＳＲＥＱｒ）　１２−　ｒ
及び他の信号（ＢＵＳＴＹＰｉ、　ＢＵＳＴＹＰｒ、　
ＢＵＳＣＮＴｉ、　Ｒ１１ＳＣＮＴｒ）を受けて、バス
アービトレーションを行い、受付けたリクエスト元に対
し、バス権要求受付信号（ＢＵＳＡＣＰｉ）　　２０−
　ｉ　、　　（ＢＵＳＡＣＰｒ）　　２０−　ｒを返す
。

バスインタフェース４００は、Ｓバス３００とのインタ
フェース部であり、リクエストの受付とメモリアクセス
結果の転送を行なう。リクエスト受付では、スタート系
バス手順を受付けて、リクエスト管理部５００ヘリク工
スト受付通知信号ＴＲＵＰ８３０を送り、キュー管理部
６００−０〜３八、キュー受付通知信号ＴＱ　（０〜３
）ｔＪＰ８２０−０〜３、アドレス８４０−０〜３、デ
ータ８４２−０〜３等の詳細情報を送る。また、メモリ
アクセス結果の転送ではリクエスト管理部５００から、
エンド系バス権要求信号ＲＵＳＯＵＴ８２ｇを受けると
、キュー管理部６００−０〜３　ニ対し、ＢＵＳＯＵＴ
Ｏ〜３８３４−０〜３を送り、出力情報（フェッチデー
タ等）８４４−０〜３を受取る。バスインタフェース４
００は、これを受けてエンド系バス手順を開始する。

メモリアクセス制御部７００−０〜３は、ＲＡＭ３０−
０〜３に対して、リードまたはライトのアクセス手順を
行うブロックで、キュー管理部６００−０〜３から送ら
れて来たアドレス８５〇−〇〜３や、ストアデータ８５
２−０〜３および制御情報に基づいて、ＡＣＣＲＥＱ信
号８３６−０〜３を起動信号としてアクセス動作を開始
し、ＡＣＣＥＮＤ信号８３８−０〜３を終了通知信号と
してフェッチデータ８５４−０〜３等をキュー管理部６
０〇−〇〜３へ返す、このブロックは、従来のメモリア
クセス制御方式と同様である。

キュー管理部６００−０〜３は、バスインタフェース４
００で受付けられたリクエストとメモリアクセス制御部
７００−０〜３、または、メモリアクセス制御部７００
〜０〜３で処理されたりりエストとバスインタフェース
４００の間に存在し、バッファの役割をする。このため
、バス手順とメモリアクセス手順が、必ずしも時間的に
固定した連続動作として処理される必要がなくなる。別
の表現をすれば、バス手順とメモリアクセス手順は、別
々のステージとして動かすことが可能となり、更には、
パイプライン動作を行わせることが可能となる。前述の
如く、５ｃｕｔｏｏのメモリアクセス制御部７００−０
〜３は、４ウエイインタリーヴなので４個存在し、その
ため、バスインタフェース４００との間のバッファであ
るキュー管理部６００−０〜３も４個存在する。バスイ
ンタフェース４００で受付けられたリクエストは、その
ＢＳＣＮＴ３３６と５ＡＢ３１０の下位２ビツトに従っ
て分解され、上述の４個のキュー管理部６００−０〜３
にキューイングされる。キュー管理部６００−０〜・３
は各Ｗａｙに分解され、キューイングされたリクエスト
（以下、これをリクエスト管理部５００の「リクエスト
キュー」に対し簡単に「キュー」と呼ぶ）を管理する。

キュー管理部６００−０〜３は。

ＴＱ　（０〜３）ＵＰ信号８３２−０〜３を指示信号と
してバスインタフェース４００からキュー（具体的には
、アドレス８４０−０〜３．ストアデータ８４２−０〜
３や詳細情報）を受取り、ラッチする。受付けたキュー
を受付順にメモリアクセス制御７００−０〜３に送り、
メモリアクセス制御から受取ったキューをバスインタフ
ェース４００からのＢＵＳＯＵＴ信号８３４−０〜３を
指示信号として、フェッチデータ８４４−０〜３等を受
付順にバスインタフェース４００に送る。バスインタフ
ェース４００で受付けられたリクエストはメモリアクセ
ス制御７００−０〜３がビジーな場合はキュー管理６０
０−０〜３でバッファされるが、メモリアクセス制御７
００−０〜３が空くと転送され、メモリアクセスを行な
う。アクセス終了後に直ちにバス出力できない場合は、
キュー管理６００−０〜３でバッファされるが、バス出
力が可能になると転送され、バスインタフェース４００
から出力される。

以上述べた各キュー管理部６００−０〜３等の進行状況
は、他のキュー管理部と同期をとることなく、独立に進
行する。このため、メモリアクセス制御部７００−０〜
３の一部がビジーであるため、他のキューでは後続のキ
ューが存在するにもかかわらず処理待ちの状態となって
しまうというような、同期をとる方式の場合に生ずる無
駄を排除することができ、メモリスループットが向上す
る。一方、各キュー管理部６００−０〜３に分解された
リクエストをバス出力する際には、同期の問題がある。

この同期化機能を担当するのがリクエスト管理５００で
ある。大型機では、ＳＣＵでは同期をとらずＩＰに送り
、ＩＰ側で同期をとっている１本発明が対象とするバス
形式で結合されたプロセッサの場合（小型機の場合）、
同期化情報付きでバスに送出する方式よりも同期をＳＣ
Ｕ内でとって送る方式の方がバスインタフェースが簡潔
であり、また、ＩＰの制御が容易であり、ＳＣＵ内の制
御も比較的簡単である。以下、この同期方式を説明する
。

各キュー管理部６００−０〜３で独立に進行する分解さ
れたリクエストの同期は、ＳＣＵがリクエストを受取っ
た時点で、リクエスト管理５００がリクエスト個有の識
別子（トークン）を分解された各キューに付加すること
、又、メモリアクセスが終了した時点では分解された各
キューのトークンがすべて揃ったか否かを検出しくマツ
チングを検出し）、揃った場合（マツチングが成立した
場合）にはバス権をバスアービタ２００に要求しＳバス
３００にエンド系バス手順に基づいて終了通知を出力す
ることで可能になる。このトークンは、ＳＣＵ１００が
受付けたリクエストに対し、受付順に付加されるリクエ
スト順序番号（トークン番号）で、例えばＯ〜３の４個
の番号とする。このトークン番号は、０，１，２，３．
Ｏ，・・・・・・と巡回的に動く、各リクエストの処理
は受付は時に付加されたこのトークン番号の順に進行し
、同期をとって、バスに出力される。このトークン番号
および同期を管理するブロックが、前述のリクエスト管
理部５００である。

まず、トークンを分解された各キューに付加する動作に
ついて述べる。前述の如く、バスインタフェース４００
は、リクエストを受けると、リクエスト受付通知信号Ｔ
ＲＬＩＰ８３０をリクエスト管理部５００へ送る。これ
を受けてリクエスト管理部５００は、トークン番号（Ｔ
Ｒ）をカウントアツプし、リクエストキューの最終後尾
に受は取ったリクエストの情報（詳細後述）を登録する
と同時に、キュー管理部６００−０〜３へ新しいＴＲを
ＴＲＮＵＭ８７４で送る。

次にメモリアクセス終了時点でのマツチング検出、及び
バス権要求動作について述べる。リクエスト管理５００
は、キュー管理部６００−０〜３からメモリアクセスの
終了したキューのトークン番号（ＭＱ）を信号（ＭＱＮ
ＵＭ　Ｏ〜３）８７２−０〜３により受取り、これとリ
クエスト管理部５００内のリクエスト情報やトークン番
号と比較する。

分解された全てのキューのトークン番号とリクエスト管
理５００内のトークン番号が一致すると（マツチングが
成立すると）　、ＭＡＴＣＨＯ〜３（８７０−０〜３）
・を、対応するキュー管理部６００−０〜３へ送る。キ
ュー管理Ｏ〜３（６００−０−３）はＭＡＴＣＨＯ〜３
（８７０−０−３）を受け、マツチング済キューを示す
ポインタをカウントアツプする。新しくマツチングが成
立した場合（マツチングは成立しているがバス出力待ち
となっているリクエストが存在する場合も含む）、リク
エスト管理部５００は、バスアービタ２００にＢＵＳＲ
ＥＱｒ信号１２−ｒを送る。バスアービタ２００からＢ
ＵＳＡＣＰｒ信号２０−ｒを受取るとバスインタフェー
ス４００に対して、前ｕ　８　Ｕ　Ｓ　ＯＵＴ信号８２
８を送る。前述の様に、これを受けたバスインタフェー
ス４００は、メモリアクセス結果の転送を行なう。

以上述べた如く、リフニス１〜固有のトークン番号を各
キューに付加し、それか全部揃ったことを確認してバス
に出力することにより、独立に進行している各Ｗａｙｉ
ｔ、５ＣＵ１００内で同期をとってメモリアクセスを完
了することが可能となる。

次に、これまで述べて来た動作を行う５ＣＴＪの各ブロ
ックの詳細な構成例を説明する。

第６図は、バスアービタ２００の構成図である。

本実施例に示すバスアービタ２００は、リクエスタ（第
３図に示したｌＰｏ１Ｏ−ａ、ＩＰｌｌｏ−ｂ　、　Ｉ
　ＯＰ　ｏ　１０−　ｃ等）対応の受付判定回路２１０
−ｉ（ｉ＝ａ−ｄ、前述の通り）、リクエスト管理５０
０対応の受付判定回路２１０−ｒを有する。

受付判定回路２１０−ｉおよび２１０−ｒ内には。

スタート系バス手順、エンド系バス手順、データバス５
ＤＢ３２０が既に何サイクル使用受付られているかを示
すカウンタラッチ（ＳＴＡＲＴｃ）　２３２．　（ＥＮ
ＤＣ）　２３４　。

（ＳＤＢＣ）　２３６が存在し、値がＯになるまで毎サ
イクル減算器２２２，２２４，２２６で値を更新してい
る。上記ラッチ２３２と２３４は、データバス（ＳＯＢ
）３２０使用の場合は上記ＳＤＢの使用サイクル数をセ
ットし、使用しない場合は「１」がセットされる。これ
らのラッチの値の中で、バス要求信号（ＢＵＳＲＥＱｉ
、　ＢＵＳＲＥＱｒ、　ＢＵＳＴＹＰｉ、　ＢＵＳＴＹ
Ｐｒ。

ＢＵＳＣＮＴｉ、　ＢＵＳＣＮＴｒ）が要求する資ｇ（
各制御信号５ＤＢ３２０）がＯ（空いていること）を示
すならば、バス使用可能信号ＲＥＳＦＲＥＥｉ−ｒ　２
５０−　ｉまたは２５０−ｒがＯＮになる。

優先順位判定回路２６０は、予め決められた優先順位に
基づいて複数のバス使用可能信号（ＲＥＳＦＲＥＥｉ＝
ｒ）　２５０−　ｉ　−ｒの中からバス使用許可信号（
ＢＬＩＳＡＣＰｉ”ｒ）　２０−　ｉ　−ｒを送るリク
エスタを決定し、該当する信号２０　ｉ　”　ｒをオン
にする。優先順位はリクエスト処理時間を短縮するため
エンド系リクエスト（ＳＣＵ内部からのリクエスト）を
最優先とし、以下、外部リクエスタからのスタート系リ
クエストｌ０ＰＯ（１０−ｃ）。

ｌ０ＰＩ　（１０−ｄ）、ＩＰＯ（１０−ａ）。

ＩＰＩ　（１０−ｂ）の順とする。従って、ＲＥＳＦＲ
ＥＥｒ信号２５０−ｒがオンの場合は、無条件でＢＵＳ
ＡＣＰｒ信号２０−ｒはオンになる。スタート系バス使
用可能信号（ＲＥＳＦＲＥＥｉ）　２５０−　ｉの幾つ
かがオンの場合、１番優先順位の高いものをＲＥＳＦＲ
ＥＥｉｐと表わすことにする。ＲＥＳＦＲＥＥｒ信号２
５０−　ｒがオフの場合、及びＲＥＳＦＲＥＥｒ信号２
５０−ｒがオンであっても５ＤＢ３２０を両方が使用し
ない場合（さらに具体的には、エンド系リクエストがリ
ード要求で、且つスタート系リクエストがライト要求の
場合；これはＢＵＳＴＹＰｉ”ｒ信号１４−ｉ〜ｒの値
が両方オンの場合である）　、５ＬｌｓＡｃＰｉｐ信号
２Ｏ−ｉｐはオンとなる。この優先順位判定回路２６０
により、５ＤＢ３２０の使用でリクエストが衝突しない
限り、スタート系リクエストとエンド系リクエストを同
時に受付ることが可能となり、バスのスループットが大
きく向上する。

カウンタラッチ５ＴＡＲＴＣ２３２，ＥＮＤＣ２３４，
５ＤＢＣ２３６の更新は以下の様に行なう。優先順位判
定回路２６０が受付けた（ＢＵＳＡＣＰｉ＝ｔ、　２０
　ｉ　”　ｒをオンにした）リクエストの使用するカウ
ンタラッチ（ＳＴＡＲＴＣ２３２等）は値を受付サイク
ル数に更新する必要がある。セットカウンタ選択回路２
７０は、ＢＵＳＡＣＰｉ−ｒ信号２０　ｉ　−ｒと、Ｂ
ＵＳＴＹＰｉ−ｒ信号１４　ｉ　＝　ｒに基づいて更新
するラッチに更新指示信号２７４を送る。セレクタ切換
信号２７６は。

ラッチの値（信号２７８の値）がゼロの場合は、カウン
タセット値選択回Ｎ２７２からの出力信号を、ゼロ以外
の場合は、減算器２２２，２２４゜２２６の出力を選択
することを指示する。カウンタセット値選択回路２７２
は、ＢＵＳＡＣＰｉ”ｒ信号２０−　ｉ　＝　ｒとＢＵ
ＳＴＹＰｉ−ｒ信号１４−　ｉ　”　ｒに基づいて、更
新するラッチに対応するＢＩＪＳＣＮＴｉ＝ｒ信号１６
−　ｉ　”　ｒの示す値、又はｒｌＪを送る６「１」を
送る場合は、５ＤＢ３２０を使用しないリクエストの場
合、つまりＢＵＳＴＹＰｉ〜ｒ信号１４−　ｉ　”　ｒ
がゼロの場合である０以上により、カウンタラッチ２３
２，２３４，２３６の値は、新リクエストを受付ける場
合には、使用予約するサイクルに更新され、ゼロでない
カウンタラッチは毎サイクル１ずつ減じられる。この結
果、カウンタラッチには残り何サイクルの使用予約がさ
れているかを示す値が保持される。

第７図は、バスインタフェース４００の構成図である０
図において、ＢＳＡＣＴＢ４３０．　ＢＳＲＤＢ４３２
゜ＢＳＴＹＰＢ４３４．　ＢＳＣＮＴＢ４３６．　ＢＳ
ＬＩＮＴＢ４３８は、スタート系信号制御信号のランチ
である。また、５ＡＢＢ４１０は５ＡＢ３１０のラッチ
、５ＤＢＢ４２０は５ＤＢ３２０のラッチ、ＢＥＡＣＴ
Ｂ４５０．　ＢＥＲＤＢ４５２．　ＢＥＣＮＴＢ４５４
．　ＢＥＵＮＴＢ４５６は、それぞれ、エンド信号制御
信号のラッチである。

まず、スタート系の受信について述べる。スタート系信
号制御信号は、ラッチ４３０，４３２，４３４゜４３６
．４３８に保持され、デコーダ４６０は、ＢＳＴＹＰＢ
４３４がキャンセルアクセス以外のリクエストならば信
号４６１をＯＮにする。また、比較器４６４は、５ＡＢ
Ｂ４１０にラッチされているアドレスが、５ＣＵ１００
で扱うべきアドレス範囲に存在するならば、信号４６５
をＯＮにする。更に、ＢＳＡＣＴＢ４３０がＯＮならば
、ＴＲＵＰ信号８３０がＯＮとなり、リクエストを受付
ける。

制御回路４６２は、キュー管理部６００−０〜３に対し
、キュー受付通知信号ＴＱ　（０〜３）ＵＰ８３２−０
〜３と同時に、アドレス８４０−〇〜３、データ８４２
−０〜３および制御信号８４１−０〜３を送る。このキ
ュー受付通知信号ＴＱ　（０〜３）ＵＰ８３２−０〜３
は、ＴＲＵＰ信号８３０とともに、リクエスト管理部５
００へも、リクエストの詳細情報８３１とともに送られ
ラッチされる。

次に、エンド系の送信について述べる。リクエスト管理
部５００からＢｔｌＳＯＩＪＴ８２ｇおよび詳細情報８
２９を受けると、制御回路４６６は、キュー管理部６０
０−０〜３に対し、ＢＵＳＯＵＴ　Ｏ〜３　（８３４−
０〜３）を送る。これを受けたキュー管理部６００−０
〜３からフェッチデータ８４４−０〜３が送られると、
制御回路４６６は、エンド系バス手順を開始し、セレク
タ４７０を切替え、エンド系制御信号ラッチ４５０，４
５２，４５４゜４５６を制御して、バス出力する。

第８図は、リクエスト管理部５００の構成図である。本
実施例に示すリクエスト管理部５００は、リクエストの
制御情報が格納されている制御情報テーブル５３０と、
この制御情報テーブル５３０管理のアドレス（前記トー
クン番号を用いている）を保持するラッチＨＲ５ＬＯ，
ＴＲ５１２゜ＭＲ５１４およびマツチングユニット５６
０により構成されている。なお、上記制御情報テーブル
５３０は、５４０，５４２，５４４および５４６の４個
のレジスタにより構成されている。加算器５１６．５１
８，５２０は、ポインタ情報のカウントアツプ用に用い
るものである。

ＴＲ５１２，ＨＲ５１０、それぞれ、リクエスト管理部
５００内のリクエストのうち、最後と最初に受付けられ
たリクエストのトークン番号を保持するラッチである。

ＭＲ５１４は、次にマツチングを成立させるリクエスト
のトークン番号を保持するラッチである。制御情報テー
ブル５３０は、ＬＩＮＴ５３０−　ａ　、　ＣＨＫ５３
０−　ｂ　、　Ｗａｙ　（０〜３）　５３０−ｃ、　Ｃ
ＮＴ５３０−ｄ、　ＲＤ５３０−ｅの５フイールドで構
成されている。Ｗａｙ　（０〜３）　５３０−　ｃは、
リクエストがどのＷａｙのキュー制御に分割されたかを
示し、キューが存在するキュー制御番号（Ｗａｙ番号）
には１１０　Ｉ＋が、存在しないところには１１１　Ｉ
＋が、それぞれラッチされている（論理的意味とは逆転
している）。

リクエストのラッチについて説明する。バスインタフェ
ース４００がスタート系リクエストを受付けると、リク
エスト管理部５００へ、ＴＲ５１２のカウントアツプ信
号ＴＲＵＰ８３０を送る。これを受けて、ＴＲ５１２は
カウントアツプを行い、このＴＲ５１２の示すトークン
番号に対応する制御情報テーブル５３０の位置をデコー
ダ５３２が示す。

このデコーダ５３２が指す制御情報テーブル５３０内の
レジスタに、新たなリクエストの制御情報、すなわち前
記リクエストの詳細情報８３１、Ｗａｙ（０〜３）およ
びキュー受付通知信号ＴＱ　（０〜３）ＵＰ８３２−０
〜３がラッチされる。

次に、第８図に基づいて、マツチング機構について説明
する。メモリアクセス制御部７００−０〜３での処理が
終了すると、キュー管理部６００−０〜３から次にマツ
チングを成立すべきキューのトーク番号ＭＱＮＵＭ　Ｏ
〜３（８７２−０〜３）が送られる。このＭＱＮＵＭ　
Ｏ〜３（８７２−０〜３）がトークン番号の値と、前記
ＭＲ５１４のトークン番号値を、比較器５５０，５５２
，５５４，５５６で比較し、一致の場合は１１１　Ｉ＋
を出力する。この出力と、ＭＲ５１４が指す番号でセレ
クタ５７２が出力する制御情報テーブル５３０のレジス
タのＷａｙ情報（５３０−ｃ）とは、オア回路５８０゜
５８２．５４８，５８６で論理和をとられ、対応するキ
ューの処理がすべて終了したときに、信号５６２がＯＮ
となる。この結果、Ｗａｙ情報（５３〇−ｃ）でキュー
が存在するキュー管理に対し、ＭＡＴＣＨＯ〜３信号（
８７０−０〜３）が送られ。

ＭＲ５１４をカウントアツプする。

次に、リクエストの終了処理、すなわち、バス権獲得、
バスインタフェース４００へのリクエスト情報送付およ
びエンド系バス手順の起動について説明する。ＭＲ５１
４がカウントアツプされる等の理由により、前記ＨＲ５
１０とＭＲ５１４の値に差が生ずるが、これはマツチン
グは成立しているがバスへの終了通知は出力されていな
いリクエストが存在することを意味し、比較器５２２の
出力信号ＢＵＳＲＥＱｒ（１２−ｒ　）がＯＮとなる。

これに対する応答信号ｅＵｓＡｃＰｒ（２０−ｒ　）が
バスアービタ２００から送られて来ると、ＨＲ５１０が
カウントアツプされ、このＨＲ５１０の値に対応してセ
レクタ５７０が出力する制御情報テーブル５３０の情報
のうち、ＵＮＴ５３０−　ａ　、　ＣＨＫ５３０−　ｂ
　。

ＣＮＴ５３０−　ｄおよびＲＤ５３０−ｅが、ＢＵＳＯ
ＵＴ信号８２８と同期して、パイインタフェース４００
に送られる。バスインタフェース４００ではこれらをラ
ッチするとともに、ＢＬＩＳＯＵＴ信号８２８の指示に
基づきエンド系手順を開始する。

第９図は、キュー管理部６００−０〜３の構成図である
。キュー管理部６００−０〜３は、メモリアクセス制御
部７００−０〜３に受渡すまたは受取る情報（すなわち
、アドレス６３０−ａ、ストアデータ６３０−ｂ、制御
情報６３０−　ｃ　、フェッチデータ６３０−ｅと、ト
ークン番号６００−ｄ）を保持するキュー情報テーブル
６３０と、このキュー情報テーブル６３０の管理アドレ
スを保持するラッチＨＱ６１６．ＭＱ６１４．ＡＱ６Ｌ
２およびＴＱ６１０により構成されている。なお、上記
キュー情報テーブル６３０は、４個のレジスタ、６４０
，６４２，６４４および６４６により構成されている。

ＴＱ６１０．ＨＱ６１６は、キュー管理部６０〇−０〜
３内のキューのうち、最後と最初に受付けられたキュー
のキュ一番号を保持するラッチである０ＭＲ６１４は、
次にマツチングを成立させるキューのキュ一番号を保持
するラッチである。

ＡＲ６１２は、現在メモリアクセス制御部７００−〇〜
３で処理中のキュ一番号を、または、メモリアクセス制
御部７００−０〜３が処理中でないならば、次に処理さ
れるべきキュ一番号を保持するラッチである。

まず、キューのラッチについて述べる。バスインタフェ
ース４００からＴＱｊ、ｔＪＰ８３２−　ｉが送られる
と、ＴＱ６１０がカウントアツプされ、　ＴＱ６１０の
示すキュ一番号に対応するキュー情報テーブル６３０の
位置をデコーダ６２２が示す、デコーダ６２２に示され
たキュー情報テーブル６３０内のレジスタに新しいキュ
ー情報、すなわちアドレス８４０−１ｐストアデータ８
４２−１．制御情報８４１−ｉがラッチされる。

ＴＱ６１０がカウントアツプされ、ＡＱ６１２との間に
差が生じるか、処理中のメモリアクセス制御部７００−
０〜３からＡＣＣＥＮＤｉ８３８−　ｉが送られて来る
と、制御回路６７０は、ＡＱ６１２からの信号を受けた
デコーダ６２４が指すフェッチデータ６３０−ｅにデー
タ８５４−０〜３をラッチし、次に信号６７２により、
ＡＱ６１２がカウントアツプし、メモリアクセス制御部
７００−０〜３に、ＡＣＣＲＥＱｉ８３６−　ｉと同期
して、セレクタ６７４が選択したキュー制御テーブル６
３０の情報８５０−ｉ、８５２−ｉを送る。

次に、キュー制御側のマツチング機構について説明する
。ＭＱ６１４の値により、セレクタ６７６に選択された
キューのトークン番号６３０−ｄは、ＭＱＮＵＭｉ８７
２−　ｉとしてリクエスト制御部５００に送られる。リ
クエスト制御部５００において、マツチングが成立した
ことを示すＭＡＴＣ）ｌｉ８７０−　ｉを受けると、Ｍ
Ｑ６１４の値はカウントアツプされ次にマツチングをと
るべきキューのトークン番号をＭＱＮＵＭｉ８７２−ｉ
に送る。

最後に、終了手続きについて説明する。

８υ５ＯＵＴｉ８３４−　ｉを受けるとＨＱ６１６の値
はカウントアツプされる。この更新された値で、セレク
タ６７８が選択するキュー情報テーブル６３０の終了情
報（フェッチデータ６３０−ｅ）が、データ信号８４４
−ｉでバスインタフェース４００へ送られる。

以上１本発明の一実施例に示したが、更に、以下に述べ
る如き態様も、容易に実現し得る。

第一に、ブロックフェッチのターゲットデータをバス転
送する際、第１サイクルに転送を行うことにより、ＩＰ
側の処理待ちサイクル数を低減できる。これは、リクエ
ストを受けたバスインタフェース４００において、生成
したターゲットデータのＷａｙを示す情報を制御情報の
一部としてリクエスト制御部で保持し、バス出力の際、
バスインタフェース４００へ送る。バスインタフェース
４００はこれを受けてターゲットデータを第一サイクル
に送るように制御することにより実現できる。

第二に、リクエストを受付けたバスインタフェース４０
０において、制御情報として各キューのバス出力順序情
報をキュー制御部６００−０〜３に送り、キュー制御部
５ｏｏ−ｏ〜３は、この情報に基づき、バス出力順序の
遅いキュー制御部６００−ｏ〜３は、ソノ順序に応シテ
ＭＱＮＵＭｉ８７２−ｉを早く送ることにより、不必要
なマツチング待ちサイクルが生ずることを防ぎ、平均の
アクセスサイクル数を低減することができる。

また、上記実施例においては、実施例として、データバ
ス幅４バイト、Ｗａｙ数４の場合を例に挙げて示したが
、本発明はこれに限定されるものではなく、例えば、メ
モリアクセス制御部とキュー制御部を２Ｗａｙ持ち、各
Ｗａｙが４バイトの２回フェッチを完了した時点で、リ
クエスト制御部でマツチングを成立させる２Ｗａｙモー
ドや、同様のＩＷａｙモードを容易に構成することがで
き、コストに応じたメモリスループットを痛供すること
が可能である。

また、上記実施例ではＳバスに接続されるＳｃＵが一部
の場合を示したが、５ＣＵ１００の他にアービタ無でエ
ンド系バス権を要求するリクエスタを内蔵した増設５Ｃ
Ｕ１０２をＳバスに接続する構成も容易に実現できる。

この実施例においては、５ＣＵ１００と増設ＳＣＵは、
スタート系リクエストをＳバスから受信し、バスインタ
フェースブロックにおいてアドレス範囲をチエツクし、
リクエストの切分けを行なう、また、増設ＳＣＵからの
エンド系バス権要求を５ＣＵ１００のバスアービタ２０
０は、５ＣＵ１００内部からのエンド系バス権要求と同
様の扱いで受は付ける。この増設ＳＣＵにより、より柔
軟なメモリ増設が可能となる。

〔発明の効果〕

以上述べた如く、本発明によれば、ＩＰまたはＩＯＰ等
のメモリアクセス・リクエストとＳＣＵがバス形式で結
合され、バスアービタにより前記各装置間におけるバス
権の受授を行う情報処理装置において、前記ＳＣＵ内の
メモリアクセス回路とバスインタフェース回路との間に
、該バスインタフェース回路で受付けたメモリアクセス
要求とメモリアクセス制御の間にメモリアクセス待ちバ
ッファ、及び、メモリアクセス回路で処理されリクエス
タへの転送待のメモリアクセス要求とバスインタフェー
スとの間にバス出力待ちバッファを設けて、該バス出力
待ちバッファ内にリクエストが存在する場合には、該バ
ス出力待バツファから前記バスアービタへ、前記リクエ
スタから前記バスアービタへのバス権要求とは別のバス
権要求を出力する如く構成したので、前述のＳＣＵやリ
クエスタがバス形式で結合されている情報処理装置のメ
モリスループットを向上させることを可能とするメモリ
アクセス制御方式を実現できるという顕著な効果を奏す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す情報処理装置のＳＣＵ
のブロック構成図、第２図は従来の方式と本発明の方式
との比較タイムチャート、第３図は実施例を示す情報処
理装置のブロック構成図、第４図はＳバスおよびバス権
受授信号の説明図、第５図はＳバスのタイムチャート、
第６図は第１図に示すバスアービタの構成図、第７図は
同バスインタフェースの構成図、第８図は同リクエスト
管理部の構成図、第９図は同キュー管理部の構成図であ
る。 １０−ａ、　１０−ｂ−命令処理袋［（ＩＰ）、１０−
　ｃ　、　１０−　ｄ−人出カ処理装置（ＩＯＰ）、２
０−・・基本処理袋ｆｆｆ　（ＢＰＵ）、３０−ＲＡＭ
、１００・・・記憶制御装置（ＳＣＵ）　、２００・・
・バスアービタ、３００・・・Ｓバス、４００・・・バ
スインタフェース、５００・・・リクエスト管理部、６
０ｏ−〇〜３・・・キュー管理部、７００−０〜３・・
・メモリイ〔表方氏 冨　２　図　（む 第　２　図（ｂ） Ｓバス ａｙ　３ 二：：：Ｘ二〕 図 ２θ 冨 図 ｂ 図 ■ 囚

Claims (1)

1. 【特許請求の範囲】 １、メモリアクセスのためのリクエストを発生するリク
   エスタ装置と、上記リクエストを処理する記憶制御装置
   とがバス形式で結合され、バスアービタにより前記各装
   置間におけるバス権の受授を行う情報処理装置において
   、前記記憶制御装置内にバスへの出力を待つリクエスト
   が存在する場合には、前記記憶制御装置から前記バスア
   ービタへ、前記リクエスタ装置から前記バスアービタへ
   のバス権要求とは別のバス権要求を出力する如く構成し
   たことを特徴とするメモリアクセス制御方式。 ２、前記記憶制御装置内にバスインタフェース回路とメ
   モリアクセス回路を持ち、該バスインタフェース回路と
   該メモリアクセス回路との間にバス出力待ちバッファを
   設け、該メモリアクセス回路からのアクセス終了信号、
   又は該バス出力待ちバッファ内からのバス出力待ちリク
   エストの存在信号を前記バス権要求信号とすることを特
   徴とする特許請求の範囲第１項記載のメモリアクセス制
   御方式。 ３、前記バス権要求に、バス使用サイクル数の信号を付
   加することを特徴とする、特許請求の範囲第１項記載の
   メモリアクセス制御方式。 ４、前記バス権要求に、バス使用サイクル数の信号に加
   えて、バス使用形態を示す信号を付加することを特徴と
   する、特許請求の範囲第１項記載のメモリアクセス制御
   方式。