JPH06223042A - マルチプロセッサ・システムにおいて割込みを管理するための装置及び方法 - Google Patents
マルチプロセッサ・システムにおいて割込みを管理するための装置及び方法Info
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- JPH06223042A JPH06223042A JP5315529A JP31552993A JPH06223042A JP H06223042 A JPH06223042 A JP H06223042A JP 5315529 A JP5315529 A JP 5315529A JP 31552993 A JP31552993 A JP 31552993A JP H06223042 A JPH06223042 A JP H06223042A
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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Abstract
(57)【要約】
【目的】 プロセッサごとの個別化された割込み優先順
位状態を有するマルチプロセッサ・システム内で、割込
みを処理するプロセッサを選択するためのシステムおよ
び方法を提供する。 【構成】 様々なプロセッサに関連する割込み優先順位
情報をビット直列に比較して、優先順位状況が最低の１
つまたは複数のプロセッサを選択する。複数のプロセッ
サが同一の割込み優先順位レベルを持つ時は、プロセッ
サごとの個別化された識別情報を比較してこれを調停す
る。結果は記憶され、入出力装置によって生成された割
込みを管理するために直ちに使用可能である。好ましい
装置構成では、サービス要求を処理する直前に、選択さ
れたプロセッサの割込み優先順位状況が確認され、ビッ
ト直列な比較の周期中に発生する変化が補償できるよう
にする。
位状態を有するマルチプロセッサ・システム内で、割込
みを処理するプロセッサを選択するためのシステムおよ
び方法を提供する。 【構成】 様々なプロセッサに関連する割込み優先順位
情報をビット直列に比較して、優先順位状況が最低の１
つまたは複数のプロセッサを選択する。複数のプロセッ
サが同一の割込み優先順位レベルを持つ時は、プロセッ
サごとの個別化された識別情報を比較してこれを調停す
る。結果は記憶され、入出力装置によって生成された割
込みを管理するために直ちに使用可能である。好ましい
装置構成では、サービス要求を処理する直前に、選択さ
れたプロセッサの割込み優先順位状況が確認され、ビッ
ト直列な比較の周期中に発生する変化が補償できるよう
にする。
Description
【０００１】
【産業上の利用分野】本発明は、一般にマルチプロセッ
サ型のコンピュータ・システムにおける資源の管理に関
する。より詳細には、本発明は、入出力装置からの割込
み型のサービス要求に応じる際の、対称形マルチプロセ
ッサ・システム(symmetric multiprocessing system)に
おける作業負荷の動的な平衡もしくは分散を対象とす
る。
サ型のコンピュータ・システムにおける資源の管理に関
する。より詳細には、本発明は、入出力装置からの割込
み型のサービス要求に応じる際の、対称形マルチプロセ
ッサ・システム(symmetric multiprocessing system)に
おける作業負荷の動的な平衡もしくは分散を対象とす
る。
【０００２】
【従来の技術】ワークステーションおよびハイエンド・
パーソナル・コンピュータ（ＰＣ）技術の発展の中で、
ワークステーションまたはＰＣの基本設計の派生物であ
るマルチプロセッサ・コンピュータ・アーキテクチャが
生まれた。個々のプロセッサの基本的要素が既に存在す
るため、これにより多くの点でハードウェアの開発が簡
略化される。その一方で、相互接続されたプロセッサ間
の通信を既存のワークステーションおよびＰＣのアーキ
テクチャの範囲内で管理しかつ調整しなければならない
ので、マルチプロセッサ・システムは複雑になる。複数
の相互接続されたプロセッサのこの管理および調整は、
命令の実行だけでなく、個々のワークステーションまた
はＰＣのプロセッサ・ユニットのそれぞれに結合された
入出力バスのいずれか１本に発生する割込みによって開
始されるサービス要求の処理にも、等しい重要さで適用
される。目標は、複数のプロセッサのうちで最も使用度
の少ないものに割込みを処理させることであり、どれが
使用度が最も少ないかは、様々なプロセッサで継続中の
処理の優先順位を比較することによって決定することが
好ましい。
パーソナル・コンピュータ（ＰＣ）技術の発展の中で、
ワークステーションまたはＰＣの基本設計の派生物であ
るマルチプロセッサ・コンピュータ・アーキテクチャが
生まれた。個々のプロセッサの基本的要素が既に存在す
るため、これにより多くの点でハードウェアの開発が簡
略化される。その一方で、相互接続されたプロセッサ間
の通信を既存のワークステーションおよびＰＣのアーキ
テクチャの範囲内で管理しかつ調整しなければならない
ので、マルチプロセッサ・システムは複雑になる。複数
の相互接続されたプロセッサのこの管理および調整は、
命令の実行だけでなく、個々のワークステーションまた
はＰＣのプロセッサ・ユニットのそれぞれに結合された
入出力バスのいずれか１本に発生する割込みによって開
始されるサービス要求の処理にも、等しい重要さで適用
される。目標は、複数のプロセッサのうちで最も使用度
の少ないものに割込みを処理させることであり、どれが
使用度が最も少ないかは、様々なプロセッサで継続中の
処理の優先順位を比較することによって決定することが
好ましい。
【０００３】現在のマルチプロセッサ・システムにおけ
る性能の重要性が知られているが、遅延が最小になり、
かつ集積回路チップのピンおよび配線の数が最小になる
ように、割込みを処理するプロセッサの選択を実施する
ことも重要である。
る性能の重要性が知られているが、遅延が最小になり、
かつ集積回路チップのピンおよび配線の数が最小になる
ように、割込みを処理するプロセッサの選択を実施する
ことも重要である。
【０００４】プロセッサの割込み優先順位は処理に依存
し、その時にプロセッサが実行するアプリケーション・
プログラムまたはサービス・コードによって変化するの
で、プロセッサ・アーキテクチャは一般に既存の優先順
位レベルを指定するレジスタを備えている。たとえば、
ＩＢＭコーポレーションのＰｏｗｅｒＰＣの入出力アー
キテクチャでは、現プロセッサ優先順位レジスタ（ＣＰ
ＰＲ）が、その時処理中の命令に関連する優先順位レベ
ルを各プロセッサ内で指定する。優先順位レジスタはそ
れに関連するプロセッサにとってローカルであり、した
がってＣＰＵチップ上またはシステム制御装置（ＳＣ
Ｕ）チップなど近接した支援チップ上にある。個別化さ
れた割込み要求を行う入出力システムを備えた複数のプ
ロセッサを含むアーキテクチャでは、様々なレジスタ内
で反映される優先順位のいかなる比較においてもプロセ
ッサ間の距離によって潜在的待ち時間が生じる。したが
って、割込みに伴う優先順位の比較は通常、個別化され
た現プロセッサ優先順位レジスタ（ＣＰＰＲ）内の優先
順位情報を追跡するシャドウ・レジスタまたはテーブル
の局所的グループを使って実施される。
し、その時にプロセッサが実行するアプリケーション・
プログラムまたはサービス・コードによって変化するの
で、プロセッサ・アーキテクチャは一般に既存の優先順
位レベルを指定するレジスタを備えている。たとえば、
ＩＢＭコーポレーションのＰｏｗｅｒＰＣの入出力アー
キテクチャでは、現プロセッサ優先順位レジスタ（ＣＰ
ＰＲ）が、その時処理中の命令に関連する優先順位レベ
ルを各プロセッサ内で指定する。優先順位レジスタはそ
れに関連するプロセッサにとってローカルであり、した
がってＣＰＵチップ上またはシステム制御装置（ＳＣ
Ｕ）チップなど近接した支援チップ上にある。個別化さ
れた割込み要求を行う入出力システムを備えた複数のプ
ロセッサを含むアーキテクチャでは、様々なレジスタ内
で反映される優先順位のいかなる比較においてもプロセ
ッサ間の距離によって潜在的待ち時間が生じる。したが
って、割込みに伴う優先順位の比較は通常、個別化され
た現プロセッサ優先順位レジスタ（ＣＰＰＲ）内の優先
順位情報を追跡するシャドウ・レジスタまたはテーブル
の局所的グループを使って実施される。
【０００５】シャドウ・レジスタまたはテーブルの使用
により、割込み時の優先順位比較における通信遅延は除
去できるが、レジスタの数、比較のサイズ、レジスタを
相互接続するバスのサイズ、および優先順位情報を散布
するために必要なサイクル数は、プロセッサ数および優
先順位レベルに応じて直線的に増加する。たとえば、プ
ロセッサ数が１６個で、優先順位コードが８ビットのシ
ステムでは、１６個の８ビット・シャドウ・レジスタ、
シャドウ・レジスタ間の１６通りの比較、１６個のプロ
セッサ間の８ビット・バス、および優先順位データを散
布するための最低１６クロック・サイクルの間隔が必要
となる。プロセッサの数が増加するにつれて、レジスタ
数およびそれと関連する遅延が増加する。
により、割込み時の優先順位比較における通信遅延は除
去できるが、レジスタの数、比較のサイズ、レジスタを
相互接続するバスのサイズ、および優先順位情報を散布
するために必要なサイクル数は、プロセッサ数および優
先順位レベルに応じて直線的に増加する。たとえば、プ
ロセッサ数が１６個で、優先順位コードが８ビットのシ
ステムでは、１６個の８ビット・シャドウ・レジスタ、
シャドウ・レジスタ間の１６通りの比較、１６個のプロ
セッサ間の８ビット・バス、および優先順位データを散
布するための最低１６クロック・サイクルの間隔が必要
となる。プロセッサの数が増加するにつれて、レジスタ
数およびそれと関連する遅延が増加する。
【０００６】優先順位状態を通信するためのバス相互接
続アーキテクチャを損なう更に２つの問題は、バス・シ
ステム用の集積回路のピン数の制限およびクロック周波
数の制限である。前者の制限については、８ビット・バ
スおよび関連する制御線を使用すると、集積回路プロセ
ッサのローカル優先順位レジスタと通信するために最低
１０本のピンの使用がどうしても必要となる。後者の制
限については、バスは信号周波数が増加するにつれて伝
送線路特性を示すことが研究によってわかっている。周
波数が約７５ＭＨｚを越えると、反射やインピーダンス
整合などの問題がさらに著しくなり、管理がより困難に
そして費用がかかるようになる。これらの制限があいま
って、優先順位レジスタ・データのバス・アーキテクチ
ャ式通信は更に無効になる。
続アーキテクチャを損なう更に２つの問題は、バス・シ
ステム用の集積回路のピン数の制限およびクロック周波
数の制限である。前者の制限については、８ビット・バ
スおよび関連する制御線を使用すると、集積回路プロセ
ッサのローカル優先順位レジスタと通信するために最低
１０本のピンの使用がどうしても必要となる。後者の制
限については、バスは信号周波数が増加するにつれて伝
送線路特性を示すことが研究によってわかっている。周
波数が約７５ＭＨｚを越えると、反射やインピーダンス
整合などの問題がさらに著しくなり、管理がより困難に
そして費用がかかるようになる。これらの制限があいま
って、優先順位レジスタ・データのバス・アーキテクチ
ャ式通信は更に無効になる。
【０００７】マルチプロセッサ・システムにおいて割込
み優先順位を調停するために実施されるもう１つの技術
は、回線を使用して、サービス要求型割込みの発生時に
割込み情報のパケットを様々なプロセッサにビット直列
に（bit serially）同報通信することである。プロセッ
サは、それぞれの割込み優先順位レジスタ内に反映され
ている状態を、パケット内で指定された割込み要求によ
って定義される優先順位と、個別にかつ局所的に比較す
る。適切な優先順位レベルの複数のプロセッサが、同時
に受入れを肯定応答し、これらの肯定応答はその後複数
のプロセッサが応答する時に解決される。複数の肯定応
答を適時に解決できるかどうかの詳細は、はっきりと開
示されてはいない。
み優先順位を調停するために実施されるもう１つの技術
は、回線を使用して、サービス要求型割込みの発生時に
割込み情報のパケットを様々なプロセッサにビット直列
に（bit serially）同報通信することである。プロセッ
サは、それぞれの割込み優先順位レジスタ内に反映され
ている状態を、パケット内で指定された割込み要求によ
って定義される優先順位と、個別にかつ局所的に比較す
る。適切な優先順位レベルの複数のプロセッサが、同時
に受入れを肯定応答し、これらの肯定応答はその後複数
のプロセッサが応答する時に解決される。複数の肯定応
答を適時に解決できるかどうかの詳細は、はっきりと開
示されてはいない。
【０００８】
【発明が解決しようとする課題】以上のことを前提にし
て、マルチプロセッサ・システムの文脈において選択さ
れた優先順位を持つプロセッサで割込みを処理すること
ができ、かつ最小の複雑さと最大の適時性で割込みを実
施することができるシステムおよび方法が必要とされて
いる。適時性は、ビデオ情報を管理するような高性能の
入出力装置では特に重要であり、したがって、割込み信
号の受領後すぐに割込み処理を開始するシステムが必要
である。
て、マルチプロセッサ・システムの文脈において選択さ
れた優先順位を持つプロセッサで割込みを処理すること
ができ、かつ最小の複雑さと最大の適時性で割込みを実
施することができるシステムおよび方法が必要とされて
いる。適時性は、ビデオ情報を管理するような高性能の
入出力装置では特に重要であり、したがって、割込み信
号の受領後すぐに割込み処理を開始するシステムが必要
である。
【０００９】
【課題を解決するための手段】本発明は、１９９２年４
月１７日出願の米国特許出願第８７００１４号（日本国
特願平３−１１６６９４号）と関係する。
月１７日出願の米国特許出願第８７００１４号（日本国
特願平３−１１６６９４号）と関係する。
【００１０】本発明では、個別の割込み優先順位状態を
有する複数のプロセッサを備えたシステムにおいて、割
込みを処理するプロセッサを選択するための装置を定義
する。この装置は、プロセッサ間で割込み優先順位情報
をビット直列に比較する手段と、当該比較手段からの結
果を使って割込みに直接応答するプロセッサを選択する
手段とを備える。別の形態では、本発明はそのように定
義された装置によって実行される方法に関する。
有する複数のプロセッサを備えたシステムにおいて、割
込みを処理するプロセッサを選択するための装置を定義
する。この装置は、プロセッサ間で割込み優先順位情報
をビット直列に比較する手段と、当該比較手段からの結
果を使って割込みに直接応答するプロセッサを選択する
手段とを備える。別の形態では、本発明はそのように定
義された装置によって実行される方法に関する。
【００１１】本発明の好ましい実施例によれば、割込み
の合い間の間隔を利用して、現プロセッサ優先順位レジ
スタ（ＣＰＰＲ）内で反映されるプロセッサ割込み優先
順位情報を繰り返し比較し、次いで割込みを処理するた
めに優先順位が最低のプロセッサを識別する。複数のプ
ロセッサの割込み優先順位レベルが同じ場合、数字的に
異なるプロセッサ識別情報を使用して、割込みを処理す
るプロセッサを一義的に選択することができる。例え
ば、優先順位レベルが同じ複数のプロセッサのうちから
の唯一つのプロセッサの選択は、プロセッサの識別番号
を使用して、ランダムに、ラウンドロビン方式で、また
は固定した選択によって実施することができる。プロセ
ッサの状況を繰り返し評価することにより、割込みを、
割込みによって開始される通信や優先順位比較の後では
なく、受領時に処理することが可能になる。
の合い間の間隔を利用して、現プロセッサ優先順位レジ
スタ（ＣＰＰＲ）内で反映されるプロセッサ割込み優先
順位情報を繰り返し比較し、次いで割込みを処理するた
めに優先順位が最低のプロセッサを識別する。複数のプ
ロセッサの割込み優先順位レベルが同じ場合、数字的に
異なるプロセッサ識別情報を使用して、割込みを処理す
るプロセッサを一義的に選択することができる。例え
ば、優先順位レベルが同じ複数のプロセッサのうちから
の唯一つのプロセッサの選択は、プロセッサの識別番号
を使用して、ランダムに、ラウンドロビン方式で、また
は固定した選択によって実施することができる。プロセ
ッサの状況を繰り返し評価することにより、割込みを、
割込みによって開始される通信や優先順位比較の後では
なく、受領時に処理することが可能になる。
【００１２】好ましい実施例では、現プロセッサ優先順
位レジスタ内のデータのビット直列な論理的比較を行っ
て、その時の優先順位が最低のプロセッサを確認する。
その後に、プロセッサ識別番号についても、これと同様
の実施を適用する。複数のプロセッサが同じ優先順位を
示す場合、後者のステップによってプロセッサの単一性
が確保される。そのような各繰り返しの終了時に、選択
された優先順位が最低のプロセッサが識別されるだけで
はなく、全てのプロセッサおよびシステムのそれと関連
する割込み管理資源がその識別をローカルに知ってい
る。
位レジスタ内のデータのビット直列な論理的比較を行っ
て、その時の優先順位が最低のプロセッサを確認する。
その後に、プロセッサ識別番号についても、これと同様
の実施を適用する。複数のプロセッサが同じ優先順位を
示す場合、後者のステップによってプロセッサの単一性
が確保される。そのような各繰り返しの終了時に、選択
された優先順位が最低のプロセッサが識別されるだけで
はなく、全てのプロセッサおよびシステムのそれと関連
する割込み管理資源がその識別をローカルに知ってい
る。
【００１３】
【実施例】図１は、本発明の実施に適した対称形マルチ
プロセッサ・システムのアーキテクチャを概略ブロック
図で示したものである。このアーキテクチャは、ＩＢＭ
コーポレーションから市販されている共用メモリ・シス
テムＰｏｗｅｒ／４マルチプロセッサ・システムと類似
している。したがって、図１では、各マルチチップ・モ
ジュール（ＭＣＭ）１およびそれに関連するシステム・
バス２について、ＲＩＳＣシステム／６０００型ワーク
ステーション（やはりＩＢＭコーポレーションから市
販）またはそれと等価な装置（以下ワークステーション
等価物とする）を使用する。図１のマルチプロセッサ・
システムにおいて、各ワークステーション等価物は、非
閉塞スイッチ３を介して共用大域メモリのバンク４に接
続されている。キャッシュ・コヒーレンスはソフトウエ
アによって維持される。各ワークステーション等価物の
システム・バスには、多数のバス・ユニット制御装置
（ＢＵＣ）６およびそれに関連する入出力装置７が接続
されている。入出力装置は、それぞれのシステム・バス
上にサービス要求型割込みを発生する。図１には、バス
間インターフェース（ＢＴＢＩ）８および複数のマイク
ロチャネル入出力バスも示してある。システム・バス２
に接続されたすべての装置が、割込み信号の潜在的発生
源である。前に述べたように、問題は、割込みを処理す
るのに適した優先順位をもつプロセッサ（この場合はＣ
ＰＵ）を最小の遅延で選択することである。
プロセッサ・システムのアーキテクチャを概略ブロック
図で示したものである。このアーキテクチャは、ＩＢＭ
コーポレーションから市販されている共用メモリ・シス
テムＰｏｗｅｒ／４マルチプロセッサ・システムと類似
している。したがって、図１では、各マルチチップ・モ
ジュール（ＭＣＭ）１およびそれに関連するシステム・
バス２について、ＲＩＳＣシステム／６０００型ワーク
ステーション（やはりＩＢＭコーポレーションから市
販）またはそれと等価な装置（以下ワークステーション
等価物とする）を使用する。図１のマルチプロセッサ・
システムにおいて、各ワークステーション等価物は、非
閉塞スイッチ３を介して共用大域メモリのバンク４に接
続されている。キャッシュ・コヒーレンスはソフトウエ
アによって維持される。各ワークステーション等価物の
システム・バスには、多数のバス・ユニット制御装置
（ＢＵＣ）６およびそれに関連する入出力装置７が接続
されている。入出力装置は、それぞれのシステム・バス
上にサービス要求型割込みを発生する。図１には、バス
間インターフェース（ＢＴＢＩ）８および複数のマイク
ロチャネル入出力バスも示してある。システム・バス２
に接続されたすべての装置が、割込み信号の潜在的発生
源である。前に述べたように、問題は、割込みを処理す
るのに適した優先順位をもつプロセッサ（この場合はＣ
ＰＵ）を最小の遅延で選択することである。
【００１４】図１の各ＭＣＭ１は、４つの中央演算処理
装置（ＣＰＵ）、システム制御装置（ＳＣＵ）９、およ
びＬ２レベルのキャッシュのバンクを含む。ここでの４
つの汎用ＣＰＵの描写は、システムが固有小数点、浮動
小数点、および分岐処理を個別に実行する３つのプロセ
ッサを有する上記のＲＩＳＣシステム／６０００よりも
多少一般的に示してある。Ｌ２のキャッシュを含む点
も、多少異なっている。本発明は、図１のシステム状況
で概略的に述べ、ＳＣＵ９および割込み競合論理機構１
１の構造および動作に関して詳細に述べる。
装置（ＣＰＵ）、システム制御装置（ＳＣＵ）９、およ
びＬ２レベルのキャッシュのバンクを含む。ここでの４
つの汎用ＣＰＵの描写は、システムが固有小数点、浮動
小数点、および分岐処理を個別に実行する３つのプロセ
ッサを有する上記のＲＩＳＣシステム／６０００よりも
多少一般的に示してある。Ｌ２のキャッシュを含む点
も、多少異なっている。本発明は、図１のシステム状況
で概略的に述べ、ＳＣＵ９および割込み競合論理機構１
１の構造および動作に関して詳細に述べる。
【００１５】発明の好ましい実施例によれば、割込み優
先順位駆動式のプロセッサ選択は、入出力サービス要求
の受領以前に完了する。この状況では、入出力要求を処
理するために指定されるプロセッサが、割込みが発生す
る前にわかっている。
先順位駆動式のプロセッサ選択は、入出力サービス要求
の受領以前に完了する。この状況では、入出力要求を処
理するために指定されるプロセッサが、割込みが発生す
る前にわかっている。
【００１６】プロセッサの選択は２段階で実施される。
第１の段階では、それぞれのプロセッサの割込み優先順
位レジスタ内にあるプロセッサ優先順位データのビット
直列な競合または比較を行う。ビット直列な比較(bit s
erial comparison)という用語は、ビット単位での比較
だけではなく、適宜複数ビット増分で行われる比較をも
意味する。この段階の直後に、プロセッサ間での優先順
位レベルの一致を解決するために使用されるプロセッサ
の識別段階（第２の段階）が続く。図２に関して示すよ
うに、この実施例では、２５６レベルの割込み優先順位
に対応する８つの割込みビットと、１６個のプロセッサ
を区別するのに適した４つのプロセッサ識別ビットとを
使用する。この構成では、１２サイクルほどの主クロッ
ク・サイクル毎に割込み優先順位を繰返し再定義する。
その際に、いくつかのクロック・サイクルが比較論理機
構内の連続する段階の間での遅延をラッチするのに費や
される。
第１の段階では、それぞれのプロセッサの割込み優先順
位レジスタ内にあるプロセッサ優先順位データのビット
直列な競合または比較を行う。ビット直列な比較(bit s
erial comparison)という用語は、ビット単位での比較
だけではなく、適宜複数ビット増分で行われる比較をも
意味する。この段階の直後に、プロセッサ間での優先順
位レベルの一致を解決するために使用されるプロセッサ
の識別段階（第２の段階）が続く。図２に関して示すよ
うに、この実施例では、２５６レベルの割込み優先順位
に対応する８つの割込みビットと、１６個のプロセッサ
を区別するのに適した４つのプロセッサ識別ビットとを
使用する。この構成では、１２サイクルほどの主クロッ
ク・サイクル毎に割込み優先順位を繰返し再定義する。
その際に、いくつかのクロック・サイクルが比較論理機
構内の連続する段階の間での遅延をラッチするのに費や
される。
【００１７】図３は、それぞれ８ビットの割込み優先順
位を持つ５つのプロセッサ間の競合を、特定の数字例で
表したものである。，ＯＯ，Ｘは、最高の優先順位を表
し、，ＦＦ，Ｘは最低の優先順位を表す。目標は、優先
順位レベルが最低のプロセッサを識別することである。
図３の優先順位競合段階の間、プロセッサ・ビットがク
ロック・サイクル毎に１つ比較される。更に、比較の結
果が、識別される最低レベルのプロセッサの優先順位レ
ベルに関する情報として、発信プロセッサに戻される。
プロセッサが、そのビットを戻されたビットと比較し
て、さらに低い優先順位レベルのプロセッサが存在する
と判定すると、そのプロセッサは後続の競合段階からそ
れ自体を除去する。したがって図３に示すように、１回
目の比較の後、第１のプロセッサ（プロセッサ１）は、
１つまたは複数のプロセッサが更に低い優先順位を持つ
ことを知って競合からそれ自体を除去する。この競合か
らの除去は、次の競合開始サイクルが始まるまでに、好
ましくは競合ラッチの状態を設定することによって実施
される。図３に示すように、競合状態に残っているプロ
セッサの割込み優先順位レジスタだけを使用して、最上
位から最下位へと連続するビット位置を比較することに
よって、競合段階が進行する。
位を持つ５つのプロセッサ間の競合を、特定の数字例で
表したものである。，ＯＯ，Ｘは、最高の優先順位を表
し、，ＦＦ，Ｘは最低の優先順位を表す。目標は、優先
順位レベルが最低のプロセッサを識別することである。
図３の優先順位競合段階の間、プロセッサ・ビットがク
ロック・サイクル毎に１つ比較される。更に、比較の結
果が、識別される最低レベルのプロセッサの優先順位レ
ベルに関する情報として、発信プロセッサに戻される。
プロセッサが、そのビットを戻されたビットと比較し
て、さらに低い優先順位レベルのプロセッサが存在する
と判定すると、そのプロセッサは後続の競合段階からそ
れ自体を除去する。したがって図３に示すように、１回
目の比較の後、第１のプロセッサ（プロセッサ１）は、
１つまたは複数のプロセッサが更に低い優先順位を持つ
ことを知って競合からそれ自体を除去する。この競合か
らの除去は、次の競合開始サイクルが始まるまでに、好
ましくは競合ラッチの状態を設定することによって実施
される。図３に示すように、競合状態に残っているプロ
セッサの割込み優先順位レジスタだけを使用して、最上
位から最下位へと連続するビット位置を比較することに
よって、競合段階が進行する。
【００１８】識別段階は競合段階と似た動作をする。こ
の段階は、複数のプロセッサが同じ割込み優先順位レベ
ルを示す時に、単一のプロセッサを選択するのに役立
つ。この場合、比較にはプロセッサ固有の識別情報を使
用する。具体的に示したように、最高の識別番号を持つ
プロセッサが選択される。この実施例では識別レジスタ
内のデータの変化を考慮しているので、サービス・タス
クを別な方法で分配するために結果を変更することがで
きる。
の段階は、複数のプロセッサが同じ割込み優先順位レベ
ルを示す時に、単一のプロセッサを選択するのに役立
つ。この場合、比較にはプロセッサ固有の識別情報を使
用する。具体的に示したように、最高の識別番号を持つ
プロセッサが選択される。この実施例では識別レジスタ
内のデータの変化を考慮しているので、サービス・タス
クを別な方法で分配するために結果を変更することがで
きる。
【００１９】それほど好ましくはないが、各ワークステ
ーション等価物にプルアップ抵抗とオープン・ドレイン
接続を備えた単一線バスを使用することによって、この
比較を行うことができる。この例では、各プロセッサ
は、共用線に接続されたトランジスタのドレインの状態
によって表される、共通線上の各プロセッサの優先順位
の値をアサートする。機能的には同じ論理動作を実行す
るが、ブール論理ＯＲ、およびすべてのワークステーシ
ョン等価物を接続する線の分散容量と分散インダクタン
スによって、現在のマルチプロセッサ・システムの性能
と調和しない速度制限が導入される。図４は、この実施
例のＳＣＵ内にある機能要素を示す。この実施例では、
比較（競合）を開始するための同期線と競合線自体の２
本の線しか必要でないことに留意されたい。割込み優先
順位が最低である装置の識別およびそれに関係する割込
み優先順位レベルの識別は、ビット位置に関係する状態
をラッチすることによって競合線から直接引き出され
る。図５に示すように、シャドウ・レジスタを使用する
ことにより、競合シーケンスおよび識別比較シーケンス
中にＣＰＰＲレジスタとＩＤレジスタへの変更を行うこ
とが可能になる。
ーション等価物にプルアップ抵抗とオープン・ドレイン
接続を備えた単一線バスを使用することによって、この
比較を行うことができる。この例では、各プロセッサ
は、共用線に接続されたトランジスタのドレインの状態
によって表される、共通線上の各プロセッサの優先順位
の値をアサートする。機能的には同じ論理動作を実行す
るが、ブール論理ＯＲ、およびすべてのワークステーシ
ョン等価物を接続する線の分散容量と分散インダクタン
スによって、現在のマルチプロセッサ・システムの性能
と調和しない速度制限が導入される。図４は、この実施
例のＳＣＵ内にある機能要素を示す。この実施例では、
比較（競合）を開始するための同期線と競合線自体の２
本の線しか必要でないことに留意されたい。割込み優先
順位が最低である装置の識別およびそれに関係する割込
み優先順位レベルの識別は、ビット位置に関係する状態
をラッチすることによって競合線から直接引き出され
る。図５に示すように、シャドウ・レジスタを使用する
ことにより、競合シーケンスおよび識別比較シーケンス
中にＣＰＰＲレジスタとＩＤレジスタへの変更を行うこ
とが可能になる。
【００２０】好ましい形態では、ビット位置の比較は図
５に表すような論理回路によって行われる。同期化、割
込み優先順位ビット情報の受取り、および最低割込優先
順位情報の返送は、各ワークステーション等価物のＳＣ
Ｕ（図１）に接続された３本の線を介して行われる。
５に表すような論理回路によって行われる。同期化、割
込み優先順位ビット情報の受取り、および最低割込優先
順位情報の返送は、各ワークステーション等価物のＳＣ
Ｕ（図１）に接続された３本の線を介して行われる。
【００２１】図５の比較機構を使用する好ましいＳＣＵ
の実施例を図６に示す。ＳＣＵ９は、システム要素を、
図７ないし図１０の流れ図で定義される方法と、より明
確に関係づけるためにデータ流れ形式で示してある。図
６に示すように、各ＣＰＵは、割込み優先順位レジスタ
と結合されて、その時進行中の処理の優先順位レベルを
示すようになっている。レジスタＣＰＰＲ０〜ＣＰＰＲ
３の優先順位の値が優先順位比較機構１２で比較され
て、各ＳＣＵ９に接続された４個１組のＣＰＵのうち最
低の優先順位をもつものが識別される。各ＳＣＵの最小
のＣＰＰＲ値およびそれに関係するプロセッサＩＤがレ
ジスタ１３に記憶される。前述のように、割込み優先順
位の競合シーケンスおよびそれに関係する識別シーケン
スの結果は、レジスタ１４に入力され、シャドウ・レジ
スタ１６に記憶するために転送される。
の実施例を図６に示す。ＳＣＵ９は、システム要素を、
図７ないし図１０の流れ図で定義される方法と、より明
確に関係づけるためにデータ流れ形式で示してある。図
６に示すように、各ＣＰＵは、割込み優先順位レジスタ
と結合されて、その時進行中の処理の優先順位レベルを
示すようになっている。レジスタＣＰＰＲ０〜ＣＰＰＲ
３の優先順位の値が優先順位比較機構１２で比較され
て、各ＳＣＵ９に接続された４個１組のＣＰＵのうち最
低の優先順位をもつものが識別される。各ＳＣＵの最小
のＣＰＰＲ値およびそれに関係するプロセッサＩＤがレ
ジスタ１３に記憶される。前述のように、割込み優先順
位の競合シーケンスおよびそれに関係する識別シーケン
スの結果は、レジスタ１４に入力され、シャドウ・レジ
スタ１６に記憶するために転送される。
【００２２】ＳＣＵにとってローカルであるシステム・
バス上の入出力装置からの割込みは、要求待ち行列１７
に送られる。それとは対照的に、別のＳＣＵ（図１）の
システム・バス上にある入出力装置によって生成された
割込みは、スイッチ・インターフェースを介して入力さ
れ、要求待ち行列１８に記憶される。その後、そのどち
らかの要求が、シャドウ・レジスタ１６に記憶された、
関連プロセッサのシステム最低割込み優先順位レベルと
比較される。ブロック１９で実行された比較が、要求待
ち行列１７に記憶されたローカルなＳＣＵのシステム・
バスからの要求を含み、その比較の結果が、その要求が
シャドウ・レジスタ１６に記憶されたものよりも低い割
込み優先順位であることを示す場合、最終的にシステム
・バスに返送するために、割込み要求は拒否待ち行列２
１に入力される。そうでない場合には、要求は４つのＣ
ＰＵの外部割込み保留レジスタ（ＸＩＰＲ）に送られ
る。
バス上の入出力装置からの割込みは、要求待ち行列１７
に送られる。それとは対照的に、別のＳＣＵ（図１）の
システム・バス上にある入出力装置によって生成された
割込みは、スイッチ・インターフェースを介して入力さ
れ、要求待ち行列１８に記憶される。その後、そのどち
らかの要求が、シャドウ・レジスタ１６に記憶された、
関連プロセッサのシステム最低割込み優先順位レベルと
比較される。ブロック１９で実行された比較が、要求待
ち行列１７に記憶されたローカルなＳＣＵのシステム・
バスからの要求を含み、その比較の結果が、その要求が
シャドウ・レジスタ１６に記憶されたものよりも低い割
込み優先順位であることを示す場合、最終的にシステム
・バスに返送するために、割込み要求は拒否待ち行列２
１に入力される。そうでない場合には、要求は４つのＣ
ＰＵの外部割込み保留レジスタ（ＸＩＰＲ）に送られ
る。
【００２３】スイッチ・インターフェースおよび要求待
ち行列１８を介して送られた要求は、優先順位レベルが
最低のＣＰＵに対応するＸＩＰＲレジスタに直接送られ
る。対応するＸＩＰＲレジスタが満杯の場合、割込み要
求は、発信ＳＣＵに再伝送するために、拒否待ち行列２
１またはスイッチ・インターフェースに返される。
ち行列１８を介して送られた要求は、優先順位レベルが
最低のＣＰＵに対応するＸＩＰＲレジスタに直接送られ
る。対応するＸＩＰＲレジスタが満杯の場合、割込み要
求は、発信ＳＣＵに再伝送するために、拒否待ち行列２
１またはスイッチ・インターフェースに返される。
【００２４】割込み要求がＸＩＰＲレジスタに入力され
る場合でも、割込み要求をその時存在しているＣＰＰＲ
レジスタの割込み優先順位レベルと比較しなければなら
ない。潜在的拒否は、拒否待ち行列２１またはスイッチ
・インターフェースに戻される。この最後の比較を実行
することによって、前述の競合動作および識別動作中に
費やされる前記の１２＋クロック・サイクルにわたるプ
ロセッサの活動の結果として割込み優先順位の値が変化
していないことが保証される。このように、割込み優先
順位の比較は、割込みに先立って増分的に実施され、ま
ず起こり得ないことであるが、競合と識別の間隔中に発
生する割込み優先順位の変化は、ＣＰＵが割り込まれる
直前に確認される。
る場合でも、割込み要求をその時存在しているＣＰＰＲ
レジスタの割込み優先順位レベルと比較しなければなら
ない。潜在的拒否は、拒否待ち行列２１またはスイッチ
・インターフェースに戻される。この最後の比較を実行
することによって、前述の競合動作および識別動作中に
費やされる前記の１２＋クロック・サイクルにわたるプ
ロセッサの活動の結果として割込み優先順位の値が変化
していないことが保証される。このように、割込み優先
順位の比較は、割込みに先立って増分的に実施され、ま
ず起こり得ないことであるが、競合と識別の間隔中に発
生する割込み優先順位の変化は、ＣＰＵが割り込まれる
直前に確認される。
【００２５】図７および図８の流れ図で表される動作
は、ＳＣＵ９（図６）からの割込み優先順位情報を伝送
するためのものである。図９および図１０は、図５の割
込み比較論理機構で実行される動作を表す。図１１の動
作は、ＳＣＵ９（図６）への割込み競合情報の受領の際
に行われる動作に対応する。図１２のタイミング図は、
割込み優先順位およびプロセッサの個別化された識別の
比較に関連する集積回路チップ境界の「ラッチ入力」動
作と「ラッチ出力」動作を含む事象を表す。競合の１２
クロック・サイクルの繰返し率に留意されたい。
は、ＳＣＵ９（図６）からの割込み優先順位情報を伝送
するためのものである。図９および図１０は、図５の割
込み比較論理機構で実行される動作を表す。図１１の動
作は、ＳＣＵ９（図６）への割込み競合情報の受領の際
に行われる動作に対応する。図１２のタイミング図は、
割込み優先順位およびプロセッサの個別化された識別の
比較に関連する集積回路チップ境界の「ラッチ入力」動
作と「ラッチ出力」動作を含む事象を表す。競合の１２
クロック・サイクルの繰返し率に留意されたい。
【００２６】図１３ないし図１６は、割込みの発生に続
いてＳＣＵ９（図６）内で実行される様々な機能に関連
する事象を表す。その経路指定は、受け入れられた割込
みと拒否された割込みの管理を表す。これらの動作は、
それが関係するブロックによって識別される。
いてＳＣＵ９（図６）内で実行される様々な機能に関連
する事象を表す。その経路指定は、受け入れられた割込
みと拒否された割込みの管理を表す。これらの動作は、
それが関係するブロックによって識別される。
【００２７】
【発明の効果】以上のように、本発明によれば、プロセ
ッサの個別化された割込み優先順位状態を有するマルチ
プロセッサ・システムにおいて、割込みを処理するプロ
セッサを選択し、最小の複雑さと最大の適時性で割込み
を実施することができる。
ッサの個別化された割込み優先順位状態を有するマルチ
プロセッサ・システムにおいて、割込みを処理するプロ
セッサを選択し、最小の複雑さと最大の適時性で割込み
を実施することができる。
【図１】マルチプロセッサ・システムの概略ブロック図
である。
である。
【図２】優先順位ビットとプロセッサの個別化された識
別ビットとの関係を示す概略図である。
別ビットとの関係を示す概略図である。
【図３】優先順位解決の例を示す概略図である。
【図４】プロセッサ間で割込み優先順位を解決するため
に使用する論理回路の概略図である。
に使用する論理回路の概略図である。
【図５】ビット比較を行うための論理回路を示す概略図
である。
である。
【図６】システム制御装置の実施例の概略データ流れ図
である。
である。
【図７】割込み優先順位を決定するために実行される動
作の流れ図である。
作の流れ図である。
【図８】割込み優先順位を決定するために実行される動
作の流れ図である。
作の流れ図である。
【図９】割込み優先順位を決定するために実行される動
作の流れ図である。
作の流れ図である。
【図１０】割込み優先順位を決定するために実行される
動作の流れ図である。
動作の流れ図である。
【図１１】割込み優先順位を決定するために実行される
動作の流れ図である。
動作の流れ図である。
【図１２】図７ないし図１１で実行される動作に関する
タイミング関係図である。
タイミング関係図である。
【図１３】割込みに応じて実行される動作の流れ図であ
る。
る。
【図１４】割込みに応じて実行される動作の流れ図であ
る。
る。
【図１５】割込みに応じて実行される動作の流れ図であ
る。
る。
【図１６】割込みに応じて実行される動作の流れ図であ
る。
る。
１ マルチチップ・モジュール ２ システム・バス ３ スイッチ ４ 共用大域メモリ ６ バス・ユニット制御装置 ７ 入出力装置 ８ バス間インターフェース ９ システム制御装置 １１ 割込み競合論理機構 １２ 優先順位比較機構 １３ シフト・レジスタ １４ レジスタ １６ シャドウ・レジスタ １７ 要求待ち行列 １８ 要求待ち行列 １９ 比較 ２１ 拒否待ち行列
Claims (8)
- 【請求項１】複数のプロセッサを含むシステムにおい
て、個別の割込み優先順位情報を用いて割込みを処理す
るプロセッサを選択するための装置であって、 上記のプロセッサ間の割込み優先順位情報をビット直列
に比較する手段と、 割込みと上記ビット直列比較手段からの結果とに応答し
て、プロセッサを選択する手段とを備えた割込み管理装
置。 - 【請求項２】プロセッサごとの個別化された識別情報を
比較する手段を備える、請求項１に記載の装置。 - 【請求項３】上記ビット直列比較手段からの結果を、選
択されたプロセッサの割込み優先順位情報と比較するこ
とによって、プロセッサの選択を確認する手段を備え
る、請求項２に記載の装置。 - 【請求項４】上記ビット直列比較手段が、最低の割込み
優先順位を有する１つまたは複数のプロセッサを識別す
る、請求項３に記載の装置。 - 【請求項５】複数のプロセッサを含むシステムにおい
て、個別の割込み優先順位情報を用いて割込みを処理す
るプロセッサを選択するための方法であって、 上記のプロセッサ間で割込み優先順位情報をビット直列
に比較する段階と、 割込みと上記ビット直列比較手段からの結果とに応答し
て、プロセッサを選択する段階とを含む割込み管理方
法。 - 【請求項６】プロセッサの個別化された識別情報を比較
する段階を含む、請求項５に記載の方法。 - 【請求項７】上記のビット直列比較の結果を、選択され
たプロセッサの割込み優先順位情報と比較することによ
って、プロセッサの選択を確認する段階を含む、請求項
６に記載の方法。 - 【請求項８】上記のビット直列比較段階が、最低の割込
み優先順位を有する１つまたは複数のプロセッサを識別
する、請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99317392A | 1992-12-18 | 1992-12-18 | |
| US993173 | 1992-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223042A true JPH06223042A (ja) | 1994-08-12 |
Family
ID=25539186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315529A Pending JPH06223042A (ja) | 1992-12-18 | 1993-12-15 | マルチプロセッサ・システムにおいて割込みを管理するための装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5379434A (ja) |
| EP (1) | EP0602858A1 (ja) |
| JP (1) | JPH06223042A (ja) |
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