JPH02105117U - - Google Patents
Info
- Publication number
- JPH02105117U JPH02105117U JP1315089U JP1315089U JPH02105117U JP H02105117 U JPH02105117 U JP H02105117U JP 1315089 U JP1315089 U JP 1315089U JP 1315089 U JP1315089 U JP 1315089U JP H02105117 U JPH02105117 U JP H02105117U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- digital converter
- gate
- synchro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Analogue/Digital Conversion (AREA)
Description
第１図はこの考案の一実施例によるシンクロデ
イジタル変換回路のブロツク図、第２図は従来の
シンクロデイジタル変換回路のブロツク図である
。 図において、１はシンクロデイジタルコンバー
タ、２，７はタイミング制御回路、３はラツチ回
路、４，１０，１１はＡＮＤゲート、５，６はク
ロツクカウンタ、８はコンパレータ、９は排他的
論理和ゲートを示す。なお、図中、同一符号は同
一、または相当部分を示す。
イジタル変換回路のブロツク図、第２図は従来の
シンクロデイジタル変換回路のブロツク図である
。 図において、１はシンクロデイジタルコンバー
タ、２，７はタイミング制御回路、３はラツチ回
路、４，１０，１１はＡＮＤゲート、５，６はク
ロツクカウンタ、８はコンパレータ、９は排他的
論理和ゲートを示す。なお、図中、同一符号は同
一、または相当部分を示す。
Claims (1)
- 角度シンクロ入力信号を２進デイジタル信号に
変換するシンクロデイジタル変換回路において、
シンクロデイジタルコンバータの出力最下位ビツ
ト信号がハイレベル時にクロツク信号をカウント
するクロツクカウンタと、シンクロデイジタルコ
ンバータの出力最下位ビツト信号がローレベル時
にクロツク信号をカウントするクロツクカウンタ
と、シンクロデイジタルコンバータの出力最下位
ビツト信号により２つのクロツクカウンタへの同
期信号及びリセツト信号を作るタイミング制御回
路と、２つのクロツクカウンタの出力信号を比較
するコンパレータと、コンパレータ出力信号とシ
ンクロデイジタルコンバータの出力最下位ビツト
信号を入力とする排他的論理和ゲートと、排他的
論理和ゲート出力信号と外部静止信号を入力とす
るＡＮＤゲートと、シンクロデイジタルコンバー
タの出力最下位ビツト信号と外部静止信号を入力
とするＡＮＤゲートと、２つのＡＮＤゲートの出
力信号によりシンクロデイジタルコンバータ出力
を制御するタイミング制御回路及びラツチ回路を
備えたシンクロデイジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315089U JPH02105117U (ja) | 1989-02-07 | 1989-02-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315089U JPH02105117U (ja) | 1989-02-07 | 1989-02-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105117U true JPH02105117U (ja) | 1990-08-21 |
Family
ID=31223226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315089U Pending JPH02105117U (ja) | 1989-02-07 | 1989-02-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105117U (ja) |
-
1989
- 1989-02-07 JP JP1315089U patent/JPH02105117U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02105117U (ja) | ||
| GB1534053A (en) | Distinguishing valid from invalid transitions in a two level logic signal | |
| JPH0485108U (ja) | ||
| JPS63122805U (ja) | ||
| JPS62203521U (ja) | ||
| JPS63200925U (ja) | ||
| JPH0398532U (ja) | ||
| JPH0226823U (ja) | ||
| JPH03123337U (ja) | ||
| JPH0482741U (ja) | ||
| JPS61128841U (ja) | ||
| JPH02148474U (ja) | ||
| JPS63163028U (ja) | ||
| JPS61199952U (ja) | ||
| JPS61131131U (ja) | ||
| JPH0434072U (ja) | ||
| JPS62129121U (ja) | ||
| JPS6435437U (ja) | ||
| JPS61160556U (ja) | ||
| JPH02130131U (ja) | ||
| JPH0284946U (ja) | ||
| JPS62169544U (ja) | ||
| JPS6264048U (ja) | ||
| JPS63129333U (ja) | ||
| JPS5881655U (ja) | 比較回路 |