JPH02105241A - メモリ故障検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置などに用いら九るメモリの故障検
出回路に関し、特に大容量のメモリを短時間に調べるメ
モリ故障検出回路に関する。

〔従来の技術〕

従来、メモリの故障検出は、メモリにデータを書き込み
、そのデータを読み出した時に書き込まれたデータと同
一かどうかを調べることにより行われているが、データ
の書き込み、読み出しおよび比較はすべて中央演算装置
（以下ＣＰＵ）を介して行われていた。

〔発明が解決しようとする課題〕

しかしながら、上述のようにすべての処理をＣＰＵによ
り行っていると、メモリ容量の増大に伴って故障検出に
必要な時間が長くなるという問題がある。特に、情報処
理装置の動作開始時にメモリの故障検出に割りあてられ
る時間は短かく、全部のメモリを調べられない場合も生
じ、情報処理装置の信頼性上問題となっていた。

〔課題を解決するための手段〕

本発明の目的は前述した問題点を解決し、大容量のメモ
リを短時間で調べることの可能なメモリ故障検出回路を
提供することにある。

本発明では、上記目的達成のため、故障検出対象メモリ
に対する故障検出用データの書き込みおよび読み出しに
ダイレクト・メモリ・アクセス（ＤＭＡ）を用いるとと
もに、比較時に任意の一定アドレス区間内のデータを加
算した結果と、あらかじめ用意しておいた加算結果の期
待値とを比較することにより、上記目的を達成している
。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。こ
こでは故障検出を行うメモリを２つのブロックに分けた
場合を示した。第１図において、ＣＰＵ１はデータバス
１８．アドレスバス１９゜コントロールバス２０を介し
て本発明のメモリ故障検出回路に必要なデータ等の設定
および動作開始などを制御している。

ＤＭＡコントロール２はＤＭＡによるデータの読み書き
などの制御を行う。

第１のメモリブロック３は、アドレスバス１９と直接接
続されているほかバス２９．バッファ６４およびバス３
０を介してデータバス１８に接続されている。また、バ
ス２９は加算回路７に、バス３０は加算期待値レジスタ
９にそれぞれ接続されている。第２のメモリブロック４
も第１のメモリブロック３と同様な接続関係を有する。

本発明によるメモリ故障検出回路を用いる場合、故障検
出対象となるメモリを容量の小さなブロックに分割する
と故障検出に要する時間を短縮することができるが、そ
れに伴って回路のコストが増すため、メモリの分割数は
ＤＭＡコントローラ２の性能を考慮して決定することが
望ましい。

メモリコントロール回路１４は、メモリ選択レジスタ１
３内のデータにより選択されたメモリブロックに対し書
き込み許可あるいは読み出し許可（リード／ライト信号
）２１および２２を与える。

どのメモリブロックを選択するか、書き込み、読み出し
許可の種別はメモリへのデータ書き込み時および読み出
し時にＣＰＵＩによって設定される。

故障検出用データ発生回路１６はメモリブロックに書き
込む故障検出用データを出力する回路で、バス３３．バ
ッファ１５およびバス３４を通じてデータバス１８に接
続されている。

２つの加算回路７および８は、メモリブロック３および
４から読み出されたデータを１定数ずつ加算し、その結
果を出力するとともに、期待値判定回路１１および１２
０制御信号６０および６１を出力する。

２つの期待値判定回路１１および１２は、加算回路７お
よび８の加算結果と加算期待値レジスタ９および１０の
値を加算回路７および８からの制御信号６０および６１
に従って比較し、異なっている場合に信号を出力する。

不良判定回路１７は、２つの期待値判定回路１１および
１２の出力を受けて、どのメモリブロックに故障がある
かを示すデータを作成、保持する。

また、故障検出用データ発生回路１６は第２図に示すよ
うに、データ列選択レジスタ４０．アドレスカウンタ４
１．データＲＯＭ４２から構成されている。データＲＯ
Ｍ４２には故障検出率を上げるため数種類の故障検出用
データ列が書き込まれていて、その選択はデータ列選択
レジスタ４０に設定するデータによって行う。データ列
選択レジスタ４０は、メモリ故障検出実行前にＣＰＵ　
１から与えられるデータ列選択データ４４を受け、内部
に持つテーブルを参照して選択されたデータ列の開始ア
ドレスを出力する。アドレスカウンタ４１はこの開始ア
ドレスを受け、このアドレスにＤＭＡコントローラ２か
ら与えられるアクノリッジ信号４３の数を加算してデー
タＲＯＭ４２のリードアドレスを発生する。後述するア
クノリッジ信号４３を計数するアドレスカウンタは、デ
ータ列がｎ個のデータから構成されているとすれば、ｎ
進カウンタで構成されアクノリッジ信号４３の数がｎを
越えると０にもどる。一方、加算回路７は、第３図に示
すように、メモリブロックから読み出されたデータ５６
をＤＭＡコントローラ２からの書き込み信号５５により
取り込む被加数レジスタ５０と、■タイミング前の加算
結果を保持する加数レジスタ５１と、この加数レジスタ
５１と被加数レジスタ５０の値を加算して出力する加算
器５２と、ＣＰＵＩからの加算データ数５８を保持する
加算データ数レジスタ５３と、ＤＭＡコントローラ２か
らのＤＭＡアクノリッジ信号５７をカウントし、加算デ
ータ数レジスタ５３の値と比較して、一致した時に加数
しレジスタ５０のリセット信号５９および期待値判定回
路１１の制御信号６０を出力する加算コントロール回路
５４とから構成されている。

次に、第１図のメモリ故障検出回路の動作を説明する。

本発明によるメモリ故障検出回路を含んだ情報処理装置
の電源が投入されると、ＣＰＵ　１はメモリ故障検出処
理を含んだスタートアップ用プログラムを実行する。そ
のプログラムの中で、メモリ故障検出回路の初期設定が
行われるが、この初期設定はデータの設定と状態の設定
の２つに大別される。データ設定が行われるのはＤＭＡ
コントローラ２．メモリ選択レジスタ１３および故障検
出用データ発生回路１６中のデータ列選択レジスタ４０
．加算回路７および８の加算データ数レジスタ５３．加
算期待値レジスタ９および１０でそれぞれ故障検出を行
うメモリブロックの番号、メモリブロックに書き込むデ
ータの個数、書き込む故障検出用データの種類、何番地
ごとに期待値の判定を行うか、データの加算期待値が設
定される。

また状態設定が行われるのは、バッファ６４゜６５およ
び１５とメモリコントロール回路１４で、バッファは全
てイネーブル状態に、メモリコントロール回路１４は書
き込み許可出力状態にそれぞれ設定される。この初期設
定に必要なデータはＣＰＵＩ外部の不揮発性メモリ（図
示せず）に保存されているが、書き換え可能でＣＰＵＩ
がアクセス可能であればこれに限定されない。

初期設定が終了すると、ＣＰＵＩはＤＭＡコントローラ
２に対してメモリ故障検出の開始を指示する。この要求
を受けてＤＭＡコントローラ２はＣＰＵ１に対してデー
タバス１８．アドレスバス１９、およびコントロールバ
ス２０の占有要求をし、ＣＰＵＩはその承認を与えると
ＤＭＡコントローラ２からバス使用権が返還されるまで
バスから切り離された状態となる。またメモリコントロ
ール回路１４はメモリ選択レジスタ１３からのメモリプ
ロ、り指定データに基づき、選択されたメモリブロック
に対して書き込み許可信号２１および２２を与える。本
実施例ではメモリブロック３および４を選択した場合を
示す。

バスの占有が許可されるとＤＭＡコントローラ２は故障
検出用データ発生回路１６中のデータＲＯＭ４２へ読み
出し信号４５を与える。アドレスカウンタ４１はデータ
列選択レジスタ４０から与えられるデータ列の先頭アド
レスに、データＲＯＭ４２からデータが１つ読み出され
るごとにＤＭＡコントローラ２から与えられるＤＭＡア
クノリッジ信号４３の数を加算して作ったアドレスをデ
ータＲＯＭ４２へ与える。

データＲＯＭ４２はアドレスおよび読み出し信号４５を
受けて、故障検出用データを出力する。

この出力データはイネーブル状態のバッファ１５を介し
てデータバス１８へ送られ、バス３０および３２．イネ
ーブル状態のバッファ６４および６５゜バス２９および
３１を通じてメモリプロ、り３および４の同一アドレス
に同時に書き込まれる。このメモリアドレスはＤＭＡコ
ントローラ２の内部にあるカウンタで作られ、アドレス
バス１９を通じて各メモリブロック３および４に与えら
れる。

このような動作を、初期設定された回数繰り返し行うと
、ＤＭＡコントローラ２はバスの占有権をＣＰＵ１にも
どす。この時、メモリブロックにまだデータの書かれて
いない領域が存在する場合は、前述した書き込み動作を
繰り返し行う。この場合、書き込みアドレスは前回行っ
た書き込みの最終アドレスの次のアドレスから開始する
ようＤＭＡコントローラ２にＣＰＵ１から設定を行う必
要がある。

ＤＭＡによる故障検出用データの書き込みが終了すると
、ＣＰＵ１はバッファ６４および６５をディスイネーブ
ル状態に、メモリコントロール回路１４を読み出し許可
信号出力状態にし、メモリ選択レジスタ１３に読み出し
するメモリブロックを示すデータを設定した後、再びＤ
ＭＡコントローラ２にＤＭＡの開始を指示する。

メモリコントロール回路１４は書き込み時に選択された
メモリブロックに対し、読み出し許可信号２１および２
２を与える。故障検出用データ発生回路１６にはデータ
書き込み時と同様、ＤＭＡコントローラ２から読み出し
信号４５およびＤＭＡアクノリッジ信号４３が与えられ
、故障検出用データを出力する。故障検出用データの出
力と同時に各メモリブロック３および４からはデータが
読み出されるが、バッファ６４および６５がディスイネ
ーブル状態のため、メモリブロック３および４からのデ
ータは加算回路７および８へ入力される。加算回路７お
よび８は、メモリブロック３および４から読み出したデ
ータを加算データ数レジスタ５３に設定された個数加算
し、その結果を期待値判定タイミング信号６０とともに
出力する。

期待値判定回路１１および１２は、加算回路７および８
からの加算結果を、制御信号６０および６１により加算
期待値レジスタ９および１０の値と比較し、一致しない
場合は不良判定回路１７へ不一致信号２５および２６を
出力する。不良判定回路１７はこれら不一致信号２５お
よび２６を受けて、故障のあったメモリブロック番号を
表わすデータを保持する。このデータは故障検出終了後
、ＣＰＵ１の読み出し要求信号４９によりデータバス１
８を通じてＣＰＵ１に与えられる。

第４図に示す表は、メモリ読み出しデータと加算回路の
出力結果による期待値判定回路における判定結果を示し
た表である。

第４図に示す例では、加算期待値レジスタ９にはＦＦＦ
Ｅｈが、加算データ数設定レジスタ５３には４ｈ（＝ｎ
）が設定されている。期待値判定回路１１によってメモ
リの不良判定が行われるのは、加算データ数設定レジス
タ５３に設定された値ごとのメモリ・リード動作時であ
る。従って、第４図に示す場合、故障判定は、メモリブ
ロックのリード・アドレスが、０００３ｈ、０００７ｈ
。

０００Ｂｈ・・・・・・の時打われる。

例としてメモリ・アドレス０００５ｈにおいてメモリに
不良があるとする。この時加算器５２の出力は、アドレ
スがｏｏｏｏｈから０００３ｈまでの読み出しデータの
加算値が期待値と等しいため、この領域の判定は正常と
なる。しかし、アドレス０００４ｈから０００７ｈにお
いては、０００５ｈにおいてメモリ不良があるため加算
結果と期待値が一致せず期待値判定回路１１によるメモ
リ故障判定は、不良となる。また、故障検出率向上のた
めに、故障検出用データの種類を変えて複数回メモリの
故障検出を行うことも可能である。

第５図は本発明の他の実施例を示すブロック図である。

第１図に示した実施例がメモリブロックと同数の加算回
路、加算期待値レジスタおよび期待値判定回路を使用し
、故障検出用データの書き込みの他、書き込んだデータ
と加算期待値との比較も、選択された全てのメモリブロ
ックに対して同時に行われるのに対し、この実施例では
、故障検出用データの書き込みは選択された全てのメモ
リプロ、りに対し同時に行うが、読み出しデータの加算
および加算結果と加算期待値との比較は、１つの加算回
路７．加算期待値レジスタ９および期待値判定回路１１
を用いてメモリブロックごとに行っている。読み出し比
較は各メモリブロックごとに行うため、メモリ選択レジ
スタ１３の値を比較処理ごとに設定しなおす必要がある
。また、本実施例においては第１図における不良判定回
路１７を設けず、期待値判定回路１１の不一致信号を直
接ＣＰＵ１へ返す方法を採っているが、第１図と同様に
不良判定回路を設けてもよいことは明らかである。

さらに、本実施例において、メモリブロックの一種とし
て、ＲＯＭ５が接続されている。ＲＯＭ５の不良判定は
読み出し比較の処理のみで行うことができる他は、他の
メモリプロ、り３および４と同様に扱うことができるが
、ＲＯＭ５内のデータは一定パターンを有するわけでは
ないので、加。

算期待値にはＲＯＭ５内の全データの加算結果を設定し
、加算結果との比較は１回のみ行われる。

〔発明の効果〕

以上の様に、本発明のメモリ故障検出回路は、ＤＭＡコ
ントローラを用いることで、故障検出対象となるメモリ
・ブロックに対してＤＭＡ転送を行い故障検出用データ
の書き込みを高速に実行している。また、メモリに書き
込まれたデータの読み出しについてもＤＭＡ転送を行い
、高速な故障検出を実行している。

さらに大容量のメモリに対する故障検出においては、メ
モリを複数のメモリ・ブロックに分割し、複数のメモリ
・ブロックに同時に故障検出用データを書き込むこと、
また、すべてのメモリに対して、書込まれたデータと読
み出されたデータを比較するのではなく、ある特定の個
数のメモリ・データを加算し、その加算結果とその期待
値を判定することにより、メモリ故障検出の時間を速め
ることを実現している。

さらに、メモリに書き込まれたデータの判定においても
各メモリ・ブロックごとに加算回路と加算期待値レジス
タと期待値判定回路を付加することにより、−回のＤＭ
Ａ転送で複数のメモリ・ブロックの故障検出が可能とな
り、−層の高速化を図ることができる。

従って、ワークステーション等、装置の電源投入後の初
期処理としてメモリの故障検出機能を必要とし、しかも
そのメモリ故障検出処理を短時間で実行する必要がある
ような装置、あるいは各メモリ・ブロックに付加される
回路が小規模であり低コストであるため、増設メモリボ
ードの様な大容量のメモリボードのメモリ故障検出回路
に適用した場合、その効果は大きい。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
はパターン・データ発生回路の例を示すブロック図、第
３図は加算回路の例を示すプロ、ツタ図、第４図は不良
検出の原理を示す表、第５図は本発明の別の実施例を示
すブロック図である。 図において １・・・・・・ＣＰＵ、２・・・・・・ＤＭＡコントロ
ーラ、３．４・・・・・・メモリ・ブロック、５・・・
・・・ＲＯＭ。 ７．８・・・・・・加算回路、９，１０・・・・・・加
算期待値レジスタ、１１．１２・・・・・・期待値判定
回路、１３・・・・・・メモリ選択レジスタ、１４・・
・・・・メモリコントロール回路、１５，６４，６５・
・・・・・バッファ、１６・・・・・・故障検出用デー
タ発生回路、１７・・・・・・不良判定回路、１８・・
・・・・データバス、１９・・・・・・アドレスバス、
２０・・・・・・フントロールバス、２１．２２・・・
・・・リード／ライト信号、２５．２６・・・・・・不
一致信号、２９〜３４・・・・・・バス、４０・・・・
・・データ列選択レジスタ、４１・・・・・・アドレス
カウンタ、４２・・・・・・データＲＯＭ、４３・・・
・・・アクノリッジ信号、４４・・・・・・データ列選
択データ、４５．４９・・・・・・読み出し信号、５・
・・・・・被加数レジスタ、５１・・・・・・加数レジ
スタ、５２・・・・・・加算器、５３・・・・・・加算
データ数レジスタ、５４・・・・・・加算器コントロー
ル回路、５５・・・・・・書き込み信号、５６・・・・
・・読み出しデータ、５８・・・・・・加算データ数、
５９・・・・・・リセット信号、６０．６１・・・・・
・制御信号。 代理人　弁理士　　内　原　　　晋 扁４目

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置（ＣＰＵ）と、このＣＰＵの有する
   バスに接続された複数のメモリ・ブロックを含むシステ
   ムにおける、前記メモリ・ブロックの故障検出を行うメ
   モリ故障検出回路が故障検出用のデータを発生するデー
   タ発生手段と、前記データを前記複数のメモリ・ブロッ
   クのうち、任意から複数のメモリ・ブロックに対し同時
   に書き込みを行う書き込み手段と、前記データの書き込
   まれた前記複数のメモリ・ブロックから、１つのメモリ
   ・ブロックごとに読み出す読み出し手段と読み出された
   前記データを加算する加算手段と、この加算結果とあら
   かじめ設定した期待値とを一定周期で比較し、一致しな
   い場合は不良検出信号を出力する比較手段と、前記一定
   周期で前記加算手段をリセットするリセット手段とから
   構成されることを特徴とするメモリ故障検出回路
2. （２）前記加算手段、前記比較手段、前記リセット手段
   をそれぞれ前記複数のメモリ・ブロックごとに有し、前
   記読み出し手段が前記複数のメモリ・ブロックから各メ
   モリ・ブロック同時に読み出しを行うことを特徴とする
   特許請求の範囲第１項記載のメモリ故障検出回路。