JPH03501304A - 記憶もしくは論理装置についてのアクテイビテイ検証システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 記憶もしくは論理装置についてのアクティビティ検証システム背景 本発明は、記憶装置もしくは論理装置が、通常あらかじめ固定的に決められた時 間を要する１個の動作要求に応答するかどうかを決定するために、記憶装置もし くは論理装置の出力を監視する検証回路とシステムに関するものである。もつと 詳細にいうなら、記憶装置と論理装置の全てのバンクは、バンクのどの部分が動 作中であっても連続的に監視され、各々のバンクが実行するように命令された動 作を実行しているかどうかを判断する。

現代の高速計算機システムは、大量の高速メモリを使用しておりそれらは通常Ｖ ＬＳＩで構成されている主記憶装置の形態をしている。多くの記憶素子はカード やボード上にマウントされ、バンク、スライス、セクションに分割されたメモリ カードの形をしている。

大規模固体メモリからのデータ読み出しのアクセス時間は、可能な限り計算機シ ステムの性能向上のため、小さく押さえられている。

それゆえ、多（の大規模高速メモリ装置は、記憶回路もしくは論理回路へのアク セス時間を落とすような検証及びチェック回路を持っていない。これまで、メモ リからアクセスされているワードが、アクセスされているアドレスに位置するワ ードであるかどうかを検証するためにいくつかの方法が採用されてきた。

そのような検証システムの１つは、メモリワードのアドレスを、メモリワードと もにストアされているチェックビットでチェックするというものであった。

メモリ内でアクセスされているワードのデータとアドレスをチェックするもう１ つのシステムは、メモリに同じデータを２度アクセスし、それらを比較するとい うものであった。しかし、この方法はリアルタイム検証システムの約２倍のアク セス時間を必要とした。

メモリからアクセスされているデータをチェックするためのもつと一般的なシス テムは、そのデータについてのパリティチェック及び、もしくはそのデータとメ モリにアクセスするために使用されるアドレスについてのパリティチェックを実 行するというものであった。

これまで、高速メインフレーム計算機についての検証システムとチェック回路は 、メモリカードやカード上の複数バンクのメモリが各々、要求動作を実行するた めに割り当てられた時間の間、リクエスタ制御の下に割り当てられた動作を実行 したり、また実行していなかったりすることを検証するためには用いられていな かった。計算機システムにおいて、記憶装置もしくは論理装置のバンクのアクテ ィビティを検証するための検証システムに関して、限りない必要性がある。

日の　′な　１の　・ 計算機におけるそれぞれのカードの記憶及び論理システムそれぞれのバンクが、 正しく動作要求に対して応答していることを検証する論理チェック回路を提供す ることが、第１の目的である。

記憶及び論理カードのそれぞれのバンクにおいて、連続的に動作可能な検証シス テムを提供することが、もう１つの目的である。

それぞれのカードのそれぞれのバンクが、動作が重なり合った時の動作要求の間 でさえ、正しく動作することを検証する検証システムを提供することが、さらに もう１つの目的である。

関係するメモリや論理へのアクセス時間の性能を下げることな（カードのそれぞ れのバンクで連続的に動作可能な検証システムを提供することが、さらにもう１ つの目的である。

正しい命令や動作要求が、記憶もしくは論理カードのバンクにおいて、実行され ていることを部分的にチェックするように動作可能な検証システムを提供するこ とが、さらにもう１つの目的である。

動作要求の間に、記憶もしくは論理カードの２つもしくはそれ以上のバンクにお いて発生する誤りについてチェックする検証システムを提供することが、さらに もう１つの目的である。

区匣Ω固単皇五朋 第１図は異なって割り当てられた動作を実行するために必要なマシンサイクルの 正確な数値を示す図である。

第２図は本発明のアクティビティ検証システムの好適実施例のブロック構成図で ある。

第３図は記憶もしくは論理ブロック各々に対応するカウンタの１つをロードする ために採用されたカウンタロード入力ロジックの詳細なブロック構成図である。

第４図は第２図で示した障害指示回路それぞれが、ブロック誤りを指示したりホ ールドしたりするため、どのように誤り情報を記録しりクエスタやロジックに返 すかを示すブロック構成図である。

圧濫皇叉施出二五朋 主記憶装置の要求動作を実行するために必要とされるマシンサイクル数を示す第 １図を参照されたい０本発明は、高速主記憶装置に関連して説明するが、同じロ ジックや同じ検証回路は、計算機にインストールされているカードにマウントさ れた論理回路のバンクにも応用される。別の言い方をするならば、前もって決め られた時間が、計算機システムの１つの装置やロジックからの復帰ビジー信号に ついてのスタートとストップについて割り当てられている限り、本発明は適用で きる。

第１図の左から第１列目は、割り当てられた要求動作を示し、通常動作なら、５ マシンサイクルだけを必要とすることを示している。一方、本発明が構築された 計算機システムでは、部分書き込み要求の場合、１２マシンサイクルを必要とす る。他の計算機システムとそれに対応する主記憶装置は、異なるマシンサイクル 数を必要とするかもしれない。しかしながら、マシンサイクルが最初に発生する フェーズの始まりと復帰とジー信号が生じる時刻とは、はとんど通常の計算機シ ステムにおいて、指定され決められる、あらかじめ決められた時刻である。マシ ンサイクル数と同様にマシンサイクルフェーズが共に、要求動作の始まりを指定 するために使用されるとき、要求動作に対して唯一の時刻で復帰とジー信号を生 じさせることが可能である。第１図の左から第３列目は、ブロック書き込み及び ブロック読み込みが、第１図の左から第２列目に規定された５マシンサイクル以 上が必要であることを示している。ブロック書き込み動作要求では、第２列目に 規定された５マシンサイクルに加えて、７．１０、もしくは１１マシンサイクル を必要とする。一方、ブロック読み込み動作要求では、トータルで１１マシンサ イクルを必要とする。プレイロード機能は、第２図と関連して非常に詳細に説明 するが、予測ビジー信号に対応するカウンタを単純にする。

好適な実施例であるアクティビティ検証システム１０を示す第２図を参照された い。システム１０は、８つのバンク１０〜１８をもつメモリで実行される動作を 検証するために設計されている。メモリ８つのバンクそれぞれは、４５ビツトで ２メガワードの容量があり、それぞれのバンクは、８つのバンク１０〜１８から データ出力バス１９を経由して、読み出しバスへパラレルにアクセスされる。

復帰ビジー出カライン２１〜２８として示されている第２の出力は、それぞれの メモリバンクに対してユニークである。バンクイニジエイトロジック２９は、メ モリバンクの１つに対して、動作開始命令を発行する。それは、３０ナノ秒の遅 延時間後までは、別の動作開始命令を発行することはできない。第２図に関連し て説明するように、メモリバンクの１つに対してアクセスする持続時間を、最大 １６マシンサイクル時間までかけることができる。異なったメモリバンクに対し てアクセス動作時間は、当然オーバラップすることになる。それゆえ、異なった ライン２１〜２８の復帰ビジー信号は同じ時刻に発生しつる。バンクイニジエイ ト信号ライン４２は、カウンタロードロジック４１への入力として、パンクイニ ジエイトロジック２９から接続されて、以降詳細に説明される通常動作を開始で きる。カウンタロードロジック４１は、８つの出力４３〜５０を提供する。その 出力それぞれは、バンクの１つ１つ１１〜１８に対応した８つのカウンタ５１〜 ５８に接続されている。ライン４３から５０までの出力は、ゼロになっているカ ウンタ５１〜５８の１つをプリセットする。その結果、そのカウンタは、減少フ ェーズの間、ハイアクティブな状態となり、それから、カウントゼロでイナクテ ィブロウの状態となり、その結果、１マシンサイクルアクティブ時間信号が出力 ライン６１〜６８に発生する。ライン６１のそのマシンサイクルアクティブ時間 信号が、カウンタ５１で、第１図に関連して前述した５、６、もしくは１２マシ ンサイクルの１マシンサイクル時間に対してプリセットされる。ブロック書き込 み及びブロック読み込み要求動作は、第１図の第２行目で示されている５マシン サイクル（カウンタ５１によって与えられる）に加えて、さらに６．７．１０、 もしくは１１マシンサイクルを必要とする。これら付加される遅延サイクルは、 ブロックポインタ５９によって提供される。そのブロックポインタ５９は、ライ ン６９を通してパンクイニジエイトロジック２９によってアクティベイトされる 。１回のブロック書き込みもしくはブロック読み込み動作が開始されるとき、ブ ロックポインタ５９は、論理的に遅延ロードカウントに対して必要とされる付加 的マシンサイクル数を決定し、ライン７１にブロックビジーコード信号を発行す る。ライン７１は、８つすべての予測ビジーＯＲゲート７２〜７９に接続される 共通ラインである。

ライン７１にユニークな信号は、ＡＮＤゲート８１〜８８の１つのみを通過する 多重入力バイナリ数である。それゆえ、予測とジ−ＯＲゲート７２〜７９のただ １つのみが、どんなときにもブロックポインタ５９からの入力信号を受信する。

ブロック書き込み及びブロック読み込み信号の唯−性のため、対応するバンクか らのライン２１〜２８いづれかの復帰とジー信号がアクティブであり、その他の バンクからの復帰とジー信号が生じないとき、ライン７１のブロックポインタ信 号は、同じ対応するＯＲゲート７２〜７９に対してのみ生じる。別の言い方をす るなら、ライン７１のブロックポインタ信号が、アクティブであるとき、バンク １１〜１８からのただ１つの復帰ビジー信号がアクティブである。しかしながら 、カウンタ５１〜５８のいづれか１つをアクティベイトするブロック書き込み及 びブロック読み込み動作の最後の５マシンサイクルの間、復帰ビジー信号のオー バラップは許される。ライン９１のＯＲゲート７２からの出力は、ブロックポイ ンタ５９かプリセットカウンタ５１で発生した予測ビジー信号となる。ライン９ １の予測ビジー信号は、ライン２１の復帰ビジー信号と共に、排他的ＯＲゲート ３９に送られ、ライン２１と９１の２つの出力が正確な同期状態にないときだけ 、誤り信号ライン９２の出力を発生させる。ライン９２の誤り信号は、障害指示 ラッチ９３に蓄積され、出力ライン９４に誤り信号を生じさせる。その誤り信号 は、それを生じさせる原因となったバンクを無効にするために用いられる障害信 号を生じさせるために使われる。

バンク１１〜１８のそれぞれは、対応する予測ビジーＯＲゲート７２〜７９をも つ。それらは、それぞれ予測ビジー信号をライン９１と同様の対応する出力ライ ンに、出力する。それゆえ、８番目のバンク７は、ライン９５に予測ビジー信号 を出力する予測ビジーＯＲゲート７９をもつ。その予測ビジー信号は、対応する 排他的ＯＲゲート９６への入力となり、排他的ＯＲゲート９６は出力ライン９７ に誤り信号を生じさせ障害指示ラッチ９８にセットし、ライン９９にバンク７を 無効にするための障害信号を発生させる。

書き込み動作の間、ライン１０１を通じてバンクに書かれるデータは、アドレス 指示ライン１０２によって指定されたアドレスにストアされる。データ読み出し 時、バンクからのデータは、前述されたようにデータ出力ライン１９に読み出さ れる。本実施例の主記憶装置のバンク動作において、読み出しもしくは書き込み 、その他の動作は、たとえ誤りが発生しても、正常動作として実行される。誤り 信号は、障害指示ラッチ９３と９８の出力で発生された障害信号であり、以降議 論されるような方法でストアされる。

カウンタロードロジック４１の入力と、対応するカウンタと、バンクＯに対する ゲーティング回路の詳細ブロック構成図を示す第３図を参照されたい。他の７つ のバンクもそれぞれ、カウンタロードロジック４１に対して同一の入力をもつ。

しかし、対応するカウンタ５２〜５８に接続する出力ライン４４〜５０は、それ ぞれ独自のものである。ライン４２の通常のイニシエイト信号は、通常の１ワー ドもしくは２ワード書き込み操作、もしくは２ワード読み込み操作、もしくはデ ィクロック操作に関係しており、これらの操作は全て５マシンサイクルを必要と する。たとえ通常のイニシエイト信号が、他の要求動作のためにライン４２に発 生しても、その信号は、リフレッシュ要求、ブロック読み込みもしくは書き込み 、部分書き込み要求動作に対して無視されるかもしくは禁止される。それゆえ、 ライン１０３のユニークなリフレッシュロード信号は、カウンタロードロジック ４１に送られ、独自の出力セットライン４３〜５０の１つに、６マシンサイクル 信号を送信し始める。同様に、ライン１０４の部分書き込み要求動作信号は、独 自の出力セットライン４３〜５０の１つに、１２マシンサイクル信号を発生させ る。ライン１０５のブロックインヒビット、ＮＯＴロード信号は、第１図の左か ら第２列目に示されているマシンサイクルの１つのローディングを禁止するため に用いられる。この禁止状態は、ブロックポインタ５９が、インアクティベイト されるかもしくはブロックポインタ５９が、予測とジ−ＯＲゲート７２〜７９へ のハイアクティブな信号入力を切るまで続く。バンクイニジエイトロジック２９ からのブロックポインタアクティブライン６９は、ブロック機能がブロックポイ ンタ５９の制御の下に進行中であるカウンタロードロジック４１に向けられてい る。ブロックポインタアクティブ信号が、ロウの状態もしくはインアクティブの 状態になった後、その信号は、６．７．１０もしくは１１マシンサイクルの遅延 が完了し、カウンタロードロジック４１が、ブロック要求動作が実行されている バンクに対応したカウンタ５１〜５８の１つに、さらに５マシンサイクルをセッ トするかロードしなければならないことを指示するための手段を提供している。

ブロック書き込み及びブロック読み込みカウンタイネイブル信号ライン１０６は 、カウンタロードロジック４１に情報を伝え、そのカウンタ５１〜５８のいづれ か、つまりブロック動作を実行しているバンクに対応したカウンタに最後の５マ シンサイクルをロードするようにはだら（。カウンタロードロジック４１は、カ ウンタ５１〜５８のいづれか１つに、ロードすること及び、もしくは予測ビジー ＯＲゲート７２〜７９の出力ラインに予測ビジー信号を生じさせることができる 。第３図は、バンクＯに対応した出力ゲーティング構造を示している。それは、 プリセットカウンタの値を減じさせるために採用されたクロック入力１０７をも つカウンタ５１を有している。ＯＲゲート７２のＡＮＤゲートへの入力ライン６ １と７１は、予測ビジーライン９１に予測ビジー信号を発生するために使用され る。排他的ＯＲゲート３９は、ライン９１の予測ビジー信号とライン２１の復帰 ビジー信号を比較し、もし２つの入力信号が正確に同期していないなら、ライン ９２に誤り信号を発生させる。ライン９２の誤り信号が障害指示ラッチ９３にセ ットされ、そのラッチは障害信号を発生し、ライン９４にバンク無効についての その信号をホールドする。

ライン９４とライン９９に生じる障害無効（ｉ号が、どのように使用されるかを 示したブロック構成図の第４図を参照されたい。ライン９４の障害信号は、ＯＲ ゲート１０８に送られ、ライン１０９に出力信号を発生させ、その出力信号は内 部チェックレジスタ１１１にセットされ、その内部チェックレジスタ１１１はラ イン１０９からの入力信号をラッチしホールドすることが図示されている。ライ ン１１２上のチェックレジスタ１１１からの出力は、ライン１１４に送られたセ レクタスイッチアドレスをもつセレクタスイッチもしくはマルチプレクサである １１３に送られ、要求動作がアクティブであるバンク入力を選択する。それゆえ 、バンクＯもしくは他の最初の４つのバンクのいづれかからのライン１１２の内 部チェック信号は、ライン１１５にセレクタ１１３からの出力として現れる。ラ イン１１２の内部チェック信号は、ＯＲゲート１１６の入力に帰還される。ＯＲ ゲート１１６は、他の入力をもち（ここでは示されていないが）ライン１１７に 信号を発生させ、その信号を内部チェックマスタレジスタ１１８にセットする。

ライン１１７の信号は、レジスタ１１８で、フェイズワンクロック信号の間、ク ロックが測られ、ＯＲゲート１０８に送られるライン１１９の出力信号を発生さ せる。レジスタ１１１へのライン１０９上の信号は、フェイズスリークロック信 号の間、クロックが測られ、その結果ライン１１２上の内部チェック出力信号は 、連続的に帰還され、ライン１１２上の出力信号としてホールドされる。レジス タ１１８と１１１は、ただ、装置の電源クリアによってのみクリアされる。セレ クタ１１３は４つの内部チェック信号入力をもっているが、それは、各々が、そ れぞれ最初の４つのバンク０〜３に対応したものであることを示している。第２ のバンクのゲート、ラインは同じ番号とプライムがふられ、異なった内部チェッ ク信号が、セレクタ１１３への入力として出力ライン１１２′に表れていること は、そうした内部チェック信号が最初の４つのバンクそれぞれについて発生させ られていることを示唆している。ライン１１４上のセレクタスイッチアドレスは 、ラインＬ　Ｌ５の出力について、４つの入力の１つを選択する。

その出力は、ＡＮＤゲート１２１に送られる。ＡＮＤゲート１２１は、ライン１ ２２，１２２′にイネイブル信号もしくは選択信号をもち、最初の４つのバンク に対応するセレクタ１１３もしくは第２の４つのバンクに対応するセレクタ１１ ３′が、ＡＮＤゲート１２５への印加のためライン１２３もしくは１２４に出力 信号を発生させるかどうかを決定する。ライン１２６のＡＮＤゲート１２５から の出力は、現在アクティブである要求動作に対しての有効な内部チェック信号で ある。ＡＮＤゲート１２５のＯＲゲート側へのライン１２４の第２の入力は、Ａ ＮＤゲート１２１′によって発生させられる。ＡＮＤゲート１２１′は、選択信 号入力１２２′と第２のセレクタ１１３′からのライン１１５゛の入力信号をも っている。第２のセレクタ１１３′は、ラッチ１１１．１１１′のような障害指 示ラッチからの４つのユニークな出力をもち前述のライン１１２′に内部チェッ ク出力信号を発生する。出力ライン１１５′に発生する入力１１２′を指定する アドレスは、ライン１１４′からセレクタ１１３′に送られる。アクティブ要求 に対するライン１２６の有効内部チェック信号は、８つのバンクの１つについて ユニークであり、フェーズワンクロック信号によって、ラッチ１２７にセットさ れる。ラッチ１２９へのライン１２８の出力は、フェーズツークロックサイクル の間にセットされる。ライン１３０のラッチ１２９からの出力は、ラッチ１３１ でフェーズスリークロックサイクルの間にセットされ、ライン１３２にフェーズ 遅延出力信号を発生させ、その遅延出力信号を制御部のりクエスタ部（ここでは 示されていない）にリターンする。

ライン１３２の信号は、現在要求動作をもっているバンクが、誤り状態が前述し たレジスタ１１８と１１１にラッチされたために、以前誤り状態にあったことを 、リクエスタに指示する。こうして、１バンクへの要求動作は、その要求動作の 間にバンク無効化のため誤り信号もしくは障害信号を発生することができる。ま た、その同じ要求動作の間に、異なるバンクに対するバンク無効化のため障害信 号を発生することができ、その障害信号は、将来の参照としてレジスタ１１１′ と１１８′にストアされる。障害指示信号がレジスタ１１１′と１１８′にスト アされた第２バンクが、アクティブな要求動作を必要とするとき、ライン１３２ の出力信号は、第２バンクが、以前バンク無効化についての障害信号を発生した ことを指示する。バンク無効化についての障害信号を発生するバンクが、ディス エイプルがどうか、もしくはその使用が終了させられるがどうかを決定するロジ ックは、本発明には含まれないレクエスタやメンテナンス制御装置におけるロジ ック機能である。

連続的に主記憶装置側々のバンクの出力からの復帰ビジー信号をモニタし、その 信号な一ユニークな個々の予測ビジー信号と比較し、バンク無効化について障害 信号を発生するアクティビティ検証システムの好適な実施例を説明したが、その アクティビティ検証システムは、メモリバンクへの通常の要求動作やアクセス動 作の間、連続的に動作可能であり、メモリバンクへのアクセス時間の性能低下を 引き起こしたり、主記憶装置の通常の要求応答アクティビティの性能低下を引き 起こしたりすることもないことが理解できる。

日ｇｕｒｅ　Ｉ 口ｇｕｒｅ　３ 口ｇｕｒｅ　４ 国際調査報告 国際調査報告

Claims (16)

【特許請求の範囲】
1. １．連続的にメモリもしくはロジック出力をモニタする論理チエツク回路であつ て、 ロジツクとメモリ要素をもつ複数のカードと、前記要素の各々が、前記ロジツク もしくはメモリ要素へのアクセスを必要とする論理要求動作の間に、復帰ビジー 信号を生じさせる手段と、 要求動作の間に発生する予測ビジー信号を発生するために、前もつて決められた カウントをセツトするために使用されるカウンタ手段と、 前記予測ビジー信号と前記復帰ビジー信号を比較するゲーテイング手段と、 前記ロジツクもしくはメモリ要素の正しい応答アクティビティを検証するための 前記ゲーテイング手段の出力に結合した障害指示手段とを有することを特徴とす る論理チエツク回路。
2. ２．前記予測ビジー信号を発生するため前記カウンタをプリセツトする前記カウ ンタ手段と結合するカウンタロードロジツク手段を有する請求項第１項に記載の 論理チエツク回路。
3. ３．前記カウンタロードロジツク手段に複数の出力が与えられ、また前記カウン タロードロジツク手段が複数のカウンタを有し、そのカウンタが前記カウンタロ ードロジツク手段からの各々の出力と結合されている請求項第１項に記載の論理 チエツク回路。
4. ４．モニタされるメモリ要素各々についてカウンタが与えられている請求項第３ 項に記載の論理チエツク回路。
5. ５．前記カウンタロードロジツク手段が、アクテイベイトされる要求動作の種類 を識別するため用いられる複数の入力をもち、前記復帰ビジー信号を発生する請 求項第２項に記載の論理チエツク回路。
6. ６．前記カウンタロードロジツク手段が、さらに、復帰ビジー信号が発生する前 記要素において実行することになる前記要求動作を実行するために必要なマシン サイクル数を決定するためのロジツクを有する請求項第５項に記載の論理チエツ ク回路。
7. ７．前記カウンタロードロジツク手段が、さらに、前記カウンタの１つに、前記 復帰ビジー信号によつて占有される時間と一致するあらかじめ決められたカウン トを、セツトする手段を有する請求項第６項に記載の論理チエツク回路。
8. ８．前記ゲーテイング手段への前記カウンタ手段の出力開始を遅延させる信号を 発生するブロツクポインタを有する請求項第１項に記載の論理チエツク回路。
9. ９．前記ブロツクポインタからの出力信号が、前記ゲーテイング手段に送られ、 前記メモリ要素各々が同時に１個以上の予測ビジー信号を１ブロツク動作の間に アクティベイトすることを防ぐ請求項第８項に記載の論理チエツク回路。
10. １０．前記ゲーテイング手段に送られる前記ブロツクポインタ信号が、１ブロツ ク動作の最後の５マシンサイクルの間に、イナクテイブになるよう適用させられ 、前記カウンタロードロジツク手段が、前記ユニークなカウンタの１つをプリセ ツトするようアクテイベイトされ、前記ユニークなカウンタに対応する前記ゲー テイング手段の出力に、予測ビジー信号を発生させることを可能とする請求項第 ９項に記載の論理チエツク回路。
11. １１．前記カウンタロードロジツク手段が、最後の５マシンサイクルの間に発生 する１要求動作の間に、前記カウンタ手段の２個もしくはそれ以上の前記カウン タにセツトすることを可能とする請求項第１０項に記載の論理チエツク回路。
12. １２．前記カウンタロードロジツク手段が、１要求動作の間に、２個もしくはそ れ以上の前記カウンタにロードすることを可能とする請求項第４項に記載の論理 チエツク回路。
13. １３．前記障害指示手段が、モニタされる要素各々について障害指示ラツチを有 し、前記障害指示ラツチ各々は、バンク無効化について内部チエツクトラツプ回 路と結合した障害信号を提供し、内部チエツクトラツプ回路は、１要求動作に必 要なロジツクもしくはメモリ要素各々についてのバンク無効化についての障害信 号をラツチし、ホールドする請求項第１項に記載の論理チエツク回路。
14. １４．前記内部チエツクトラツプ回路が障害信号をラツチ、ホールドし、リクエ スタロジツクに対して記録された出力信号を発生する請求項第１３項に記載の論 理チエツク回路。
15. １５．前記内部チエツクトラツプ回路が、１シングル要求動作の間に、１個以上 の要素について障害信号をトラツプしストアできる請求項第１４項に記載の論理 チエツク回路。
16. １６．前記内部チエツクトラツプ回路が、対応する内部チエツクトラツプ回路が 以前の誤りを保持しているバンク要素に対して引き続いて起こる要求動作につい て、前記リクエスタに対してリターンされる誤り信号もしくは障害信号を発生す る請求項第１５項に記載の論理チエツク回路。