JPH02105273A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH02105273A JPH02105273A JP63255959A JP25595988A JPH02105273A JP H02105273 A JPH02105273 A JP H02105273A JP 63255959 A JP63255959 A JP 63255959A JP 25595988 A JP25595988 A JP 25595988A JP H02105273 A JPH02105273 A JP H02105273A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image
- circuit
- image memory
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Processing Or Creating Images (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置に関し、特にＲＧＢ各画像メモリ
に書込む画像データまたはＤＡ変換制御回路に書込む制
御データをＲＧＨの各単位毎ではなく、−括して書込む
ことにより高速処理を可能とした画像処理装置に関する
。
に書込む画像データまたはＤＡ変換制御回路に書込む制
御データをＲＧＨの各単位毎ではなく、−括して書込む
ことにより高速処理を可能とした画像処理装置に関する
。
一般にこの種画像処理装置は１画像作製や画像データの
加工、修正を行なうためにコンピュータグラフィックス
やＣＡＤ分野等に広く使用されている０通常この画像処
理装置は、ＲＧＢ各色毎の画像メモリに画像データを記
憶し、このデータを組合せて画面上に表示する構成とな
っている。この画像データは各々最高性能のもので、２
５６程度の階調を持っており、この階調とＲＧＢ各色の
組合わせにより１６００万色程度の表現が可能となって
いる。
加工、修正を行なうためにコンピュータグラフィックス
やＣＡＤ分野等に広く使用されている０通常この画像処
理装置は、ＲＧＢ各色毎の画像メモリに画像データを記
憶し、このデータを組合せて画面上に表示する構成とな
っている。この画像データは各々最高性能のもので、２
５６程度の階調を持っており、この階調とＲＧＢ各色の
組合わせにより１６００万色程度の表現が可能となって
いる。
このような画像処理装置は通常以下に示す構成となって
いた。すなわち、ＲＧＢ各色に対応する画像メモリと、
この画像メモリ内のデジタルデータを制御データにより
設定された手順に基づくアナログデータに変換するため
のＤＡ変換制御回路と、アドレスラインのビット信号に
より前記画像メモリにデータラ・ｆンの画像データ信号
を書込むためのＲ／Ｗ回路と、前記ＤＡ変換制御回路に
制御データラインの制御データ信号を吉込むためのＲ／
ｗ回路とを有しており、前記画像データ信号または制
御データ信号を書込む指示は前記アドレスライン６のビ
ット信号の上位２桁により行なわれていた。これは例え
ば２２ｂｉｔのアドレスラインの場合ｂ２０とｂ２１が
ｒｏＯＪの場合Ｒの画像メモリに、また「Ｏｌ」の場合
Ｇの画像メモリに、またｒｌＯＪの場合Ｂの画像メモリ
に画像データを書込む構成となっていた。
いた。すなわち、ＲＧＢ各色に対応する画像メモリと、
この画像メモリ内のデジタルデータを制御データにより
設定された手順に基づくアナログデータに変換するため
のＤＡ変換制御回路と、アドレスラインのビット信号に
より前記画像メモリにデータラ・ｆンの画像データ信号
を書込むためのＲ／Ｗ回路と、前記ＤＡ変換制御回路に
制御データラインの制御データ信号を吉込むためのＲ／
ｗ回路とを有しており、前記画像データ信号または制
御データ信号を書込む指示は前記アドレスライン６のビ
ット信号の上位２桁により行なわれていた。これは例え
ば２２ｂｉｔのアドレスラインの場合ｂ２０とｂ２１が
ｒｏＯＪの場合Ｒの画像メモリに、また「Ｏｌ」の場合
Ｇの画像メモリに、またｒｌＯＪの場合Ｂの画像メモリ
に画像データを書込む構成となっていた。
ところで、通常この種画像処理装置は６４０Ｘ４００ピ
クセル程度の画像を処理するように設定されているが近
年におけるＣＧやＣＡＤ分野においではその普及ととも
に利用方法も多様化し、より複雑で精緻な画像表現やよ
り大きな画面表示に対応する要求が高まってきている。
クセル程度の画像を処理するように設定されているが近
年におけるＣＧやＣＡＤ分野においではその普及ととも
に利用方法も多様化し、より複雑で精緻な画像表現やよ
り大きな画面表示に対応する要求が高まってきている。
この要求に対応して１．０２４ Ｘｌ、０２４ビクセル
の画素を処理する装置も種々提案されているが、この画
素数の増大化または表六画面の大型化に伴いその処理ス
ピードも著しく増大してしまう欠点を有していた。
の画素を処理する装置も種々提案されているが、この画
素数の増大化または表六画面の大型化に伴いその処理ス
ピードも著しく増大してしまう欠点を有していた。
上記事情に鑑み未発明者は、貸来例えばＲＧＢ各画像メ
モリに同一の画像データを書込む場合やＤＡ変換制御回
路に同一の制御データを書込む場合においても、上述し
たようにアドレスラインの上位２ｂｉｔにより書込み指
示され、またこの指示が、各３個の画像メモリおよびＤ
Ａ変換制御回路に各独立して順番に書込み処理されてい
ることを知見し、本発明を完成するに至った。
モリに同一の画像データを書込む場合やＤＡ変換制御回
路に同一の制御データを書込む場合においても、上述し
たようにアドレスラインの上位２ｂｉｔにより書込み指
示され、またこの指示が、各３個の画像メモリおよびＤ
Ａ変換制御回路に各独立して順番に書込み処理されてい
ることを知見し、本発明を完成するに至った。
本発明は前述した要望に応えるもので、ＲＧＢ各画像メ
モリに同一のデータを書込む場合や、各ＤＡ変換制御回
路に同一のデータを書込む場合、順番ではなく同時に書
込むことにより画像メモリへの書込み時間を短縮し高速
処理な可能とした画像処理装置を提供することを目的と
する。
モリに同一のデータを書込む場合や、各ＤＡ変換制御回
路に同一のデータを書込む場合、順番ではなく同時に書
込むことにより画像メモリへの書込み時間を短縮し高速
処理な可能とした画像処理装置を提供することを目的と
する。
以下本発明画像処理装置の一実施例を図面を参照して詳
細に説明する０図において１は画像処理装置を示す、こ
の画像処理装置ｌは、ＲＧＢの各色に対応した３個の画
像メモリ２，３．４を有している。この画像メモリ２，
３．４には各々画像データライン５とアドレスライン６
とＲ／Ｗ回路７とが接続されている。この画像データＲ
／Ｗ回路７は、前記アドレスライン６で指定された各画
像メモリ２，３．４内のアドレスに画像データライン５
より送られる画像データを書込むための回路である。前
記アドレスライン６は例えば２３ｂｉｔのビット信号を
有しており、このビット信号の所定の位置例えば上位３
桁であるｂ２０．ｂ２１、ｂ２２に前記ＲＧＢ各画像メ
モリ２，３゜４に対応した書込み許可信号が配置されて
いる。
細に説明する０図において１は画像処理装置を示す、こ
の画像処理装置ｌは、ＲＧＢの各色に対応した３個の画
像メモリ２，３．４を有している。この画像メモリ２，
３．４には各々画像データライン５とアドレスライン６
とＲ／Ｗ回路７とが接続されている。この画像データＲ
／Ｗ回路７は、前記アドレスライン６で指定された各画
像メモリ２，３．４内のアドレスに画像データライン５
より送られる画像データを書込むための回路である。前
記アドレスライン６は例えば２３ｂｉｔのビット信号を
有しており、このビット信号の所定の位置例えば上位３
桁であるｂ２０．ｂ２１、ｂ２２に前記ＲＧＢ各画像メ
モリ２，３゜４に対応した書込み許可信号が配置されて
いる。
８．９．１０は書込み許可回路である。この書込み許可
回路８，９．１０は前記アドレスライン６と前記各画像
メモリ２ 、３ 、４に各・ν接続されており１例えば
ｂ２０が「ｌ」ならばＨの画像メモリ２に、ｂ２１が「
１」ならばＧの画像メモリ３にまたｂ２２がｒｌＪなら
ばＢの両像メモリ４に書込み信号を出力するために設け
られている。
回路８，９．１０は前記アドレスライン６と前記各画像
メモリ２ 、３ 、４に各・ν接続されており１例えば
ｂ２０が「ｌ」ならばＨの画像メモリ２に、ｂ２１が「
１」ならばＧの画像メモリ３にまたｂ２２がｒｌＪなら
ばＢの両像メモリ４に書込み信号を出力するために設け
られている。
１１．１２．１３はＤＡ変換制御回路である。このＤＡ
変換制御回路１１，１２．１３は、前記各画像メモリ２
，３．４内のデジタルデータを制御データライン１４よ
り送られる制御データにより設定された手順に基づくア
ナログデータに変換するための回路である。またこのＤ
Ａ変換制御回路１１．１２．１３には制御用アドレスラ
イン１５および制御データＲ／Ｗ回路１６が接続されて
いる。このＲ／Ｗ回路１６は前記制御用アドレスライン
１５で指定された各ＤＡ変換制御回路１１゜１２．１３
内のアドレスに前記制御データライン１４より送られる
制御データを書込むための回路である。前記制御用アド
レスライン１５は制光ば８ｂｉｔのビット信号を有して
おり、このビット信号の所定の位置例えば上位３桁であ
る。ｂ５゜ｂ６ 、ｂ７に前記各ＤＡ変換回路１１，１
２゜１３に対応した書込み許可信号が配置されている。
変換制御回路１１，１２．１３は、前記各画像メモリ２
，３．４内のデジタルデータを制御データライン１４よ
り送られる制御データにより設定された手順に基づくア
ナログデータに変換するための回路である。またこのＤ
Ａ変換制御回路１１．１２．１３には制御用アドレスラ
イン１５および制御データＲ／Ｗ回路１６が接続されて
いる。このＲ／Ｗ回路１６は前記制御用アドレスライン
１５で指定された各ＤＡ変換制御回路１１゜１２．１３
内のアドレスに前記制御データライン１４より送られる
制御データを書込むための回路である。前記制御用アド
レスライン１５は制光ば８ｂｉｔのビット信号を有して
おり、このビット信号の所定の位置例えば上位３桁であ
る。ｂ５゜ｂ６ 、ｂ７に前記各ＤＡ変換回路１１，１
２゜１３に対応した書込み許可信号が配置されている。
１７，１８．１９は書込み許可回路である。
この書込み許可回路１７，１８．１９は、前記制御用ア
ドレスラ・イン１５と前記各ＤＡ変換制御回路１１，１
２．１３に各々接続されており、例えばｂ５がｒｌＪな
らばＤＡ変換制御回路１１に、ｂ６がｒｌＪならＤＡ変
換制御回路１２にまたｂ７が「１」ならばＤＡ変換制御
回路１３に書込み信号を出力するために設けられている
。
ドレスラ・イン１５と前記各ＤＡ変換制御回路１１，１
２．１３に各々接続されており、例えばｂ５がｒｌＪな
らばＤＡ変換制御回路１１に、ｂ６がｒｌＪならＤＡ変
換制御回路１２にまたｂ７が「１」ならばＤＡ変換制御
回路１３に書込み信号を出力するために設けられている
。
次に上記実施例の作用を説明する。ＲＧＢ各画像メモリ
２，３．４に画像データを書込む場合は、従来と同様に
アドレスライン６により指定されたアトし・スに画像デ
ータライン５より送られる画像データを画像データＲ／
Ｗ回路７により占込む、この時ＲＧＢのうち２つまたは
全部が同一のデータの場合、例えばオールブラックまた
はオールホワイト等の場合は、アドレスライン６の上位
３桁のビット信号をすべて「１」に設定する。すなわち
書込み許可信号としてｒｌＪを送る。このビット信号に
より書込み回路８，９．１０のゲートはＯＮＬ、、書込
み信号をＲＧＢ画像メモリ２゜３．４に同時に出力する
。この作用により画像データライン５の画像データはＲ
ＧＢ各画像メモリ２．３．４に同時に書込まれる。この
書込まれたデジタルデータは、制御データライン１４よ
り送られる予じめ設定された手順に基づイアナログデー
タに変換するためにＤＡ変換制御回路１１゜１２．１３
に各々出力される。このＤＡ変換制御回路１１，１２．
１３も前記画像メモリ２，３゜４の占込み作用と同一の
作用により同時に書込まれ、すなわち少なくとも２つ以
上が同一の制御データの場合、制御用アドレスラインの
上位３桁を書込許可信号である。ｒｌＪのビット信号に
設定することにより書込み回路１７，１８．１９のゲー
ト回路はＯＮＬ、書込み信号を対応するＤＡ変換回路１
１，１２．１３に出力し、制御データライ〉′１４より
送られる制御データは同時に書込まれる。
２，３．４に画像データを書込む場合は、従来と同様に
アドレスライン６により指定されたアトし・スに画像デ
ータライン５より送られる画像データを画像データＲ／
Ｗ回路７により占込む、この時ＲＧＢのうち２つまたは
全部が同一のデータの場合、例えばオールブラックまた
はオールホワイト等の場合は、アドレスライン６の上位
３桁のビット信号をすべて「１」に設定する。すなわち
書込み許可信号としてｒｌＪを送る。このビット信号に
より書込み回路８，９．１０のゲートはＯＮＬ、、書込
み信号をＲＧＢ画像メモリ２゜３．４に同時に出力する
。この作用により画像データライン５の画像データはＲ
ＧＢ各画像メモリ２．３．４に同時に書込まれる。この
書込まれたデジタルデータは、制御データライン１４よ
り送られる予じめ設定された手順に基づイアナログデー
タに変換するためにＤＡ変換制御回路１１゜１２．１３
に各々出力される。このＤＡ変換制御回路１１，１２．
１３も前記画像メモリ２，３゜４の占込み作用と同一の
作用により同時に書込まれ、すなわち少なくとも２つ以
上が同一の制御データの場合、制御用アドレスラインの
上位３桁を書込許可信号である。ｒｌＪのビット信号に
設定することにより書込み回路１７，１８．１９のゲー
ト回路はＯＮＬ、書込み信号を対応するＤＡ変換回路１
１，１２．１３に出力し、制御データライ〉′１４より
送られる制御データは同時に書込まれる。
尚、上記実施例の説明においては、Ｎ込み回路はＲＧＢ
各画像メモリとそれに対応したＤＡ変換回路の両方に設
けたものについて説明したが、いずれか一方に設けたも
のであっても良い、また占込み許可信号はアドレスライ
ンおよび制御用アドレスラインの上位３桁に設定した構
成について説明したが、これに限定されるものでは無く
、他のビット位置に設定したものであっても良い、さら
に画像メモリ用アドレスラインと制御用アドレスライン
とは別々に設けたものについて説明したが、回路の用途
、設計等に応じて同一のアドレスラインで制御する構成
としたものであっても良い。
各画像メモリとそれに対応したＤＡ変換回路の両方に設
けたものについて説明したが、いずれか一方に設けたも
のであっても良い、また占込み許可信号はアドレスライ
ンおよび制御用アドレスラインの上位３桁に設定した構
成について説明したが、これに限定されるものでは無く
、他のビット位置に設定したものであっても良い、さら
に画像メモリ用アドレスラインと制御用アドレスライン
とは別々に設けたものについて説明したが、回路の用途
、設計等に応じて同一のアドレスラインで制御する構成
としたものであっても良い。
以上の説明でも明らかなように本発明画像処理装置によ
れば、少なくとも２つ以上の同一画像データまたは同一
制御データを画像メモリまたはＤＡ変換制御回路に書き
込む場合にＲＯＢ各単位毎の順番ではなく、同時に書き
込むことが可能となるため書込み時間が短縮され高速処
理が可能となる効果を有する。
れば、少なくとも２つ以上の同一画像データまたは同一
制御データを画像メモリまたはＤＡ変換制御回路に書き
込む場合にＲＯＢ各単位毎の順番ではなく、同時に書き
込むことが可能となるため書込み時間が短縮され高速処
理が可能となる効果を有する。
特に実施例のようにＲＧＢ各画像メモリに本発明を適用
した場合、最高３倍の処理スピードが得られる。実施例
を挙げると、例えばｌビクセルの処理スピードが１井ｓ
ｅｃとした場合、 １．０２４ Ｘｌ、０２４ビクセル
の画面の処理時間は１秒程度となる。この画面を従来の
装置で例えばオールブラックまたはオールホワイトにす
る場合、各画像メモリ毎に順番に処理するためその処理
タイムは、１．０２４ Ｘ １．０２４ Ｘ １ ｈｓ
ｅｃ Ｘ ３画像となり３秒以上の処理時間となるが、
本装置の適用により１画像分の処理時間である１秒程度
に短縮され、特に画面クリアや塗りつぶし等を繰返す場
合においては感買上極めて大きな高速処理となり得る効
果を夷する。
した場合、最高３倍の処理スピードが得られる。実施例
を挙げると、例えばｌビクセルの処理スピードが１井ｓ
ｅｃとした場合、 １．０２４ Ｘｌ、０２４ビクセル
の画面の処理時間は１秒程度となる。この画面を従来の
装置で例えばオールブラックまたはオールホワイトにす
る場合、各画像メモリ毎に順番に処理するためその処理
タイムは、１．０２４ Ｘ １．０２４ Ｘ １ ｈｓ
ｅｃ Ｘ ３画像となり３秒以上の処理時間となるが、
本装置の適用により１画像分の処理時間である１秒程度
に短縮され、特に画面クリアや塗りつぶし等を繰返す場
合においては感買上極めて大きな高速処理となり得る効
果を夷する。
図面第１図は本発明画像処理装置の一実施例を示す回路
図である。 ｌコミ像処理装置、 ２：８画像メモリ、 ３：０画像メモリ、 ４：Ｂ画像メモリ、 ５：画像データライ−１ ６：アドレスライン、 ７：画像データＲ／Ｗ回路。 ８．９，１０：書込み許Ｏｆ回路、 １１．１２，１３：ＤＡ変換刊御回路、１４：制御デー
タライン、 １５：制御用アドレスライン。 １６：制御データＲ／Ｗ回路、 １７．１８，１９：書込み許可回路。
図である。 ｌコミ像処理装置、 ２：８画像メモリ、 ３：０画像メモリ、 ４：Ｂ画像メモリ、 ５：画像データライ−１ ６：アドレスライン、 ７：画像データＲ／Ｗ回路。 ８．９，１０：書込み許Ｏｆ回路、 １１．１２，１３：ＤＡ変換刊御回路、１４：制御デー
タライン、 １５：制御用アドレスライン。 １６：制御データＲ／Ｗ回路、 １７．１８，１９：書込み許可回路。
Claims (1)
- ＲＧＢ各色に対応した画像メモリと、この画像メモリ内
のデジタルデータを制御データにより設定された手順に
基づくアナログデータに変換するためのＤＡ変換制御回
路と、アドレスラインのビット信号により前記画像メモ
リにデータラインの画像データ信号を書込むための画像
データＲ／Ｗ回路と、制御用アドレスラインのビット信
号により前記ＤＡ変換制御回路に制御データラインの制
御データ信号を書込むための制御データのＲ／Ｗ回路と
を有する画像処理装置において、前記アドレスラインお
よび／または前記制御用アドレスラインのビット信号の
所定の位置にＲＧＢ各色に対応した書込み許可信号を配
置し、この書込み許可信号により前記画像メモリまたは
前記ＤＡ変換制御回路に書込信号を出力するための書込
み許可回路を前記画像メモリおよび／または前記ＤＡ変
換制御回路の前段に設けたことを特徴とする画像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255959A JPH02105273A (ja) | 1988-10-13 | 1988-10-13 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255959A JPH02105273A (ja) | 1988-10-13 | 1988-10-13 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105273A true JPH02105273A (ja) | 1990-04-17 |
Family
ID=17285952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255959A Pending JPH02105273A (ja) | 1988-10-13 | 1988-10-13 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
-
1988
- 1988-10-13 JP JP63255959A patent/JPH02105273A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4613852A (en) | Display apparatus | |
| JP2886460B2 (ja) | データ処理装置及びシステム | |
| JPS6025794B2 (ja) | カラ−図形表示装置 | |
| JPH0651752A (ja) | ビジュアルデータ処理装置 | |
| JPH02105273A (ja) | 画像処理装置 | |
| JPH028314B2 (ja) | ||
| JPH01156816A (ja) | 画像合成装置 | |
| JP2582743B2 (ja) | 画像処理装置 | |
| US20240406340A1 (en) | Method and apparatus for processing image, and storage medium | |
| JP2674755B2 (ja) | カラー描画装置 | |
| JPS58136093A (ja) | 表示制御装置 | |
| JPH07234948A (ja) | 画像処理装置 | |
| JPS58166387A (ja) | 画像メモリ読出し方式 | |
| JP2905509B2 (ja) | 表示情報処理回路 | |
| JPH08305839A (ja) | 画像処理システムにおける画像データの記憶方法 | |
| JPH0462102B2 (ja) | ||
| JPH0355672A (ja) | 画像編集処理装置 | |
| JPH01287696A (ja) | 表示データ制御回路 | |
| JPH04190293A (ja) | 表示合成方式 | |
| JPS62180394A (ja) | カ−ソルの色変更方式 | |
| JPH04225396A (ja) | 画像表示装置 | |
| JPS63126048A (ja) | 複数画素同時書込み回路 | |
| JPS62231290A (ja) | メモリの書込み制御装置 | |
| JPH0631929B2 (ja) | ディスプレイコントローラ | |
| Howard et al. | VIDC: A Combined Video/Audio Processor Chip |