JPH0631929B2 - ディスプレイコントローラ - Google Patents
ディスプレイコントローラInfo
- Publication number
- JPH0631929B2 JPH0631929B2 JP59021333A JP2133384A JPH0631929B2 JP H0631929 B2 JPH0631929 B2 JP H0631929B2 JP 59021333 A JP59021333 A JP 59021333A JP 2133384 A JP2133384 A JP 2133384A JP H0631929 B2 JPH0631929 B2 JP H0631929B2
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- JP
- Japan
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- color
- data
- moving image
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子計算機の端末機あるいはテレビゲーム等
に用いられるデイスプレイコントローラに関する。
に用いられるデイスプレイコントローラに関する。
近年、CPU （中央処理装置）の制御の下に、CRT （ブラ
ウン管）表示装置の画面に動画および静止画の表示を行
うデイスプレイコントローラが種々開発されている。第
１図はこの種のデイスプレイコントローラ１を用いたカ
ラーデイスプレイ装置の構成を示すブロツク図であり、
この図において、２はCPU 、３はCPU ２において用いら
れプログラムが記憶されたROM （リードオンリメモリ）
およびデータ記憶用のRAM （ランダムアクエスメモリ）
からなるメモリ、４はVRAM（ビデオRAM ）、５はCRT 表
示装置である。この場合、VRAM ４には、複数の静止画
パターン（ドツトパターン）が記憶される静止画パター
ンテーブル、静止画パターンを表示すべき位置が記憶さ
れる静止画位置テーブル、各静止画パターンのカラーが
カラーコード（４ビツト）によつて記憶される静止画カ
ラーテーブル、複数の動画パターンが記憶される動画パ
ターンテーブル、動画パターンを表示すべき位置のＸ，
Ｙ座標および動画パターンのカラー（カラーコード）が
記憶される動画表示テーブルが各々設けられており、ま
た、各テーブルの書込みはCPU ２によつて行われる。そ
して、カラーデイスプレイコントローラ１は、CPU ２か
らの表示指令に基づいてVRAM４内の動画パターン、カラ
ーコード等を読出し、読出した各データに基づいてRGB
（レツド・グリーン・ブルー）カラー信号を作成し、同
期信号と共にCRT 表示装置５へ出力する。これにより、
動画パターンおよび静止画パターンがCRT 画面にカラー
によつて表示される。また、動画パターンの移動は、VR
AM４の動画表示テーブルのＸ，Ｙ座標を、CPU ２のプロ
グラムによつて書き換えることにより行われる。
ウン管）表示装置の画面に動画および静止画の表示を行
うデイスプレイコントローラが種々開発されている。第
１図はこの種のデイスプレイコントローラ１を用いたカ
ラーデイスプレイ装置の構成を示すブロツク図であり、
この図において、２はCPU 、３はCPU ２において用いら
れプログラムが記憶されたROM （リードオンリメモリ）
およびデータ記憶用のRAM （ランダムアクエスメモリ）
からなるメモリ、４はVRAM（ビデオRAM ）、５はCRT 表
示装置である。この場合、VRAM ４には、複数の静止画
パターン（ドツトパターン）が記憶される静止画パター
ンテーブル、静止画パターンを表示すべき位置が記憶さ
れる静止画位置テーブル、各静止画パターンのカラーが
カラーコード（４ビツト）によつて記憶される静止画カ
ラーテーブル、複数の動画パターンが記憶される動画パ
ターンテーブル、動画パターンを表示すべき位置のＸ，
Ｙ座標および動画パターンのカラー（カラーコード）が
記憶される動画表示テーブルが各々設けられており、ま
た、各テーブルの書込みはCPU ２によつて行われる。そ
して、カラーデイスプレイコントローラ１は、CPU ２か
らの表示指令に基づいてVRAM４内の動画パターン、カラ
ーコード等を読出し、読出した各データに基づいてRGB
（レツド・グリーン・ブルー）カラー信号を作成し、同
期信号と共にCRT 表示装置５へ出力する。これにより、
動画パターンおよび静止画パターンがCRT 画面にカラー
によつて表示される。また、動画パターンの移動は、VR
AM４の動画表示テーブルのＸ，Ｙ座標を、CPU ２のプロ
グラムによつて書き換えることにより行われる。
ところで、従来のデイスプレイコントローラにあつて
は、カラーコードをRGB カラー信号に変換するカラーパ
レツトが１個しか設けられておらず、しかもカラーパレ
ツトの変更ができず、このため、静止画パターン、動画
パターンとも予め決められた色でしか表示することがで
きず、また、色の種類も８色あるいは１６色のように極
めて限られた数の色しか使用できなかつた。
は、カラーコードをRGB カラー信号に変換するカラーパ
レツトが１個しか設けられておらず、しかもカラーパレ
ツトの変更ができず、このため、静止画パターン、動画
パターンとも予め決められた色でしか表示することがで
きず、また、色の種類も８色あるいは１６色のように極
めて限られた数の色しか使用できなかつた。
この発明は以上の事情に鑑み、動画パターンを、カラー
コードのビツト数を増やすことなく例えば２５６色とい
う極めて多数の色によつて表示することができるカラー
デイスプレイコントローラを提供することを目的として
いる。
コードのビツト数を増やすことなく例えば２５６色とい
う極めて多数の色によつて表示することができるカラー
デイスプレイコントローラを提供することを目的として
いる。
この発明は、中央処理装置の制御の下に動画パターンお
よび静止画パターンのカラー表示を行うディスプレイコ
ントローラにおいて、前記動画パターンのカラーコード
をＲＧＢカラーデータに変換する動画カラーパレット
と、前記静止画パターンのカラーコードをＲＧＢカラー
データに変換する静止画カラーパレットと、前記動画カ
ラーパレットに入力されるカラーコードと前記動画カラ
ーパレットから出力されるＲＧＢカラーデータとの対応
関係を前記中央処理装置から供給されるデータに基づい
て変更する手段とを備え、前記動画カラーパレットの出
力または前記静止画カラーパレットの出力を選択的にデ
ィスプレイに供給することを特徴としている。
よび静止画パターンのカラー表示を行うディスプレイコ
ントローラにおいて、前記動画パターンのカラーコード
をＲＧＢカラーデータに変換する動画カラーパレット
と、前記静止画パターンのカラーコードをＲＧＢカラー
データに変換する静止画カラーパレットと、前記動画カ
ラーパレットに入力されるカラーコードと前記動画カラ
ーパレットから出力されるＲＧＢカラーデータとの対応
関係を前記中央処理装置から供給されるデータに基づい
て変更する手段とを備え、前記動画カラーパレットの出
力または前記静止画カラーパレットの出力を選択的にデ
ィスプレイに供給することを特徴としている。
第２図はこの発明の一実施例によるデイスプレイコント
ローラ７を用いたドツト表示によるデイスプレイ装置の
構成を示すブロツク図である。この図においてVRAM４は
第１図に示すものと同一構成であり、内部に静止画パタ
ーンテーブル、静止画位置テーブル、静止画カラーテー
ブル、動画パターンテーブル、動画表示テーブルが各々
設けられている。このVRAM４の各テーブルへ書込むべき
データはCPU ２から出力され、バスライン８およびイン
ターフエイス回路９を介して画像データ処理回路１０へ
供給される。画像データ処理回路１０は供給された各デ
ータを順次VRAM４の各テーブルに書込む。次に、VRAM４
の書込みが終了した後、CPU ２から表示指令が出力され
ると、以後、画像データ処理回路１０がVRAM４内の各デ
ータ読出し、この読出しデータに基づいてCRT 画面に表
示すべき動画パターンあるいは静止画パターン、各パタ
ーンのカラーコード、各パターンの表示位置を各々検知
し、端子ＴＤから動画パターンのカラーコード（４ビツ
ト）を、端子ＴＳから静止画パターンのカラーコード
（４ビツト）を各々CRT画面の走査タイミングに合わせ
て順次出力する。この場合、各カラーコードは端子ＴＤ
またはＴＳから表示画面のドツト表示のタイミングに合
わせて出力される。また、動画パターンと静止画パター
ンとの優先順位は動画パターンが上となつており、した
がつて、動画パターンを表示すべきタイミングにおいて
は、静止画パターンのカラーコードが端子ＴＳから出力
されることはなく、動画パターンのカラーコードが透明
を示すカラーコードの場合、あるいは動画パターンを表
示しない場合にのみ、静止画パターンのカラーコードが
端子ＴＳから出力される。そして、動画パターンのカラ
ーコードは動画専用のカラーパレツト１２へ供給され、
また静止画パターンのカラーコードは静止画用のカラー
パレツト１３へ供給される。カラーパレツト１２，１３
は共に一種のコード変換回路であり、カラーパレツト１
２はカラード（４ビツト）を８ビツトのカラーデータに
変換して出力し、また、カラーパレツト１３はカラーコ
ード（４ビツト）を９ビツトのカラーデータに変換して
出力する。第３図はカラーパレツト１３におけるカラー
コードとカラーデータとの対応関係の一例を示す図であ
り、例えばカラーコードが「００００」の場合はカラー
パレツト１３からカラーデータ「０００００００００」
が出力される。そして、このカラーデータの上位３ビツ
トがグリーンカラーデータＧＤとして、中位３ビツトが
レツドカラーデータＲＤとして、また、下位３ビツトが
ブルーカラーデータＢＤとしてDAC （デイジタル／アナ
ログ変換器）１４へ供給され、ここでグリーンカラー信
号ＧＶ、レツドカラー信号ＲＶ、ブルーカラー信号ＢＶ
（いずれもアナログ信号）に各々変換されてCRT 表示装
置５へ供給される。例えば、カラーコードが「１０１
１」の場合は、ＧＤ＝０００，ＲＤ＝１００（１０進
数：４）、ＢＤ＝１００(4)となることから、赤と青の
中間色、すなわちマゼンタによつてドツト表示が行わ
れ、また、カラーコードが「００１１」の場合は、ＧＤ
＝０００，ＲＤ＝０１０（１０進数：２）、ＢＤ＝０１
０(2)となることから、信号ＲＶ，ＢＶのレベルが上述
した場合の1/2となり、この結果、やや暗いマゼンタに
よつてドツト表示が行われる。なお、カラーパレツト１
３におけるカラーコードとカラーデータとの対応関係は
固定であり、CPU ２によつて変更することはできない。
ローラ７を用いたドツト表示によるデイスプレイ装置の
構成を示すブロツク図である。この図においてVRAM４は
第１図に示すものと同一構成であり、内部に静止画パタ
ーンテーブル、静止画位置テーブル、静止画カラーテー
ブル、動画パターンテーブル、動画表示テーブルが各々
設けられている。このVRAM４の各テーブルへ書込むべき
データはCPU ２から出力され、バスライン８およびイン
ターフエイス回路９を介して画像データ処理回路１０へ
供給される。画像データ処理回路１０は供給された各デ
ータを順次VRAM４の各テーブルに書込む。次に、VRAM４
の書込みが終了した後、CPU ２から表示指令が出力され
ると、以後、画像データ処理回路１０がVRAM４内の各デ
ータ読出し、この読出しデータに基づいてCRT 画面に表
示すべき動画パターンあるいは静止画パターン、各パタ
ーンのカラーコード、各パターンの表示位置を各々検知
し、端子ＴＤから動画パターンのカラーコード（４ビツ
ト）を、端子ＴＳから静止画パターンのカラーコード
（４ビツト）を各々CRT画面の走査タイミングに合わせ
て順次出力する。この場合、各カラーコードは端子ＴＤ
またはＴＳから表示画面のドツト表示のタイミングに合
わせて出力される。また、動画パターンと静止画パター
ンとの優先順位は動画パターンが上となつており、した
がつて、動画パターンを表示すべきタイミングにおいて
は、静止画パターンのカラーコードが端子ＴＳから出力
されることはなく、動画パターンのカラーコードが透明
を示すカラーコードの場合、あるいは動画パターンを表
示しない場合にのみ、静止画パターンのカラーコードが
端子ＴＳから出力される。そして、動画パターンのカラ
ーコードは動画専用のカラーパレツト１２へ供給され、
また静止画パターンのカラーコードは静止画用のカラー
パレツト１３へ供給される。カラーパレツト１２，１３
は共に一種のコード変換回路であり、カラーパレツト１
２はカラード（４ビツト）を８ビツトのカラーデータに
変換して出力し、また、カラーパレツト１３はカラーコ
ード（４ビツト）を９ビツトのカラーデータに変換して
出力する。第３図はカラーパレツト１３におけるカラー
コードとカラーデータとの対応関係の一例を示す図であ
り、例えばカラーコードが「００００」の場合はカラー
パレツト１３からカラーデータ「０００００００００」
が出力される。そして、このカラーデータの上位３ビツ
トがグリーンカラーデータＧＤとして、中位３ビツトが
レツドカラーデータＲＤとして、また、下位３ビツトが
ブルーカラーデータＢＤとしてDAC （デイジタル／アナ
ログ変換器）１４へ供給され、ここでグリーンカラー信
号ＧＶ、レツドカラー信号ＲＶ、ブルーカラー信号ＢＶ
（いずれもアナログ信号）に各々変換されてCRT 表示装
置５へ供給される。例えば、カラーコードが「１０１
１」の場合は、ＧＤ＝０００，ＲＤ＝１００（１０進
数：４）、ＢＤ＝１００(4)となることから、赤と青の
中間色、すなわちマゼンタによつてドツト表示が行わ
れ、また、カラーコードが「００１１」の場合は、ＧＤ
＝０００，ＲＤ＝０１０（１０進数：２）、ＢＤ＝０１
０(2)となることから、信号ＲＶ，ＢＶのレベルが上述
した場合の1/2となり、この結果、やや暗いマゼンタに
よつてドツト表示が行われる。なお、カラーパレツト１
３におけるカラーコードとカラーデータとの対応関係は
固定であり、CPU ２によつて変更することはできない。
次に、カラーパレツト１２の詳細を第２図および第４図
を参照して説明する。第４図はカラーパレツト１２の構
成を示す回路図である。この図において、Ｔ１は画像デ
ータ処理装置１０の端子ＴＤから動画のカラーコードが
供給される端子、Ｔ２はレジスタ１６の出力データが供
給される端子、Ｔ３はインターフエイス回路９から信号
ＷＰが供給される端子、Ｔ４はレジスタ１７の出力デー
タが供給される端子、Ｔ5〜Ｔ７はカラーデータ（８ビ
ツト）が出力される端子であり、端子Ｔ５（３ビツ
ト），Ｔ６（３ビツト）、Ｔ７（２ビツト）に得られる
データが各々、グリーンカラーデータＧＤ、レツドカラ
ーデータＲＤ、ブルーカラーデータＢＤとして出力され
る。そして、これらのカラーデータＧＤ，ＲＤ，ＢＤが
各々カラーパレツト１３から出力されるカラーデータＧ
Ｄ，ＲＤ，ＢＤとワイヤードオアがとられ、DAC １４へ
供給される。次に、第４図における符号１９，２０は各
々、入力端子Ｉ1〜Ｉ4へ供給されるデータをデコードす
るデコーダである。２０〜０〜２１−１５は各々同一構
成のラツチ回路であり、８ビツトのラツチＬａと、８個
のバツフアアンプＢ−０〜Ｂ−７とから構成されてい
る。また、２２−０〜２２−１５はアンドゲートであ
る。
を参照して説明する。第４図はカラーパレツト１２の構
成を示す回路図である。この図において、Ｔ１は画像デ
ータ処理装置１０の端子ＴＤから動画のカラーコードが
供給される端子、Ｔ２はレジスタ１６の出力データが供
給される端子、Ｔ３はインターフエイス回路９から信号
ＷＰが供給される端子、Ｔ４はレジスタ１７の出力デー
タが供給される端子、Ｔ5〜Ｔ７はカラーデータ（８ビ
ツト）が出力される端子であり、端子Ｔ５（３ビツ
ト），Ｔ６（３ビツト）、Ｔ７（２ビツト）に得られる
データが各々、グリーンカラーデータＧＤ、レツドカラ
ーデータＲＤ、ブルーカラーデータＢＤとして出力され
る。そして、これらのカラーデータＧＤ，ＲＤ，ＢＤが
各々カラーパレツト１３から出力されるカラーデータＧ
Ｄ，ＲＤ，ＢＤとワイヤードオアがとられ、DAC １４へ
供給される。次に、第４図における符号１９，２０は各
々、入力端子Ｉ1〜Ｉ4へ供給されるデータをデコードす
るデコーダである。２０〜０〜２１−１５は各々同一構
成のラツチ回路であり、８ビツトのラツチＬａと、８個
のバツフアアンプＢ−０〜Ｂ−７とから構成されてい
る。また、２２−０〜２２−１５はアンドゲートであ
る。
しかして、このカラーパレツト１２は端子Ｔ１へ供給さ
れる動画のカラーコードを８ビツトのカラーデータに変
換して端子Ｔ5〜Ｔ７から出力する。例えば、端子Ｔ１
へカラーコード「0000」が供給されると、デコーダ１９
の出力端子＜０＞から“１”信号が出力され、この結
果、ラツチ回路２１−０内のバツフアアンプＢ−０〜Ｂ
−７が各々エネーブル状態となり、同ラツチ回路２１−
０内のラツチＬａ内のデータがカラーデータとして端子
Ｔ5〜Ｔ7から出力される。また、例えば端子Ｔ１へカラ
ーコード「００１１」が供給されると、ラツチ回路２１
−３内のラツチＬａに記憶されているデータが端子Ｔ５
〜Ｔ７から出力される。
れる動画のカラーコードを８ビツトのカラーデータに変
換して端子Ｔ5〜Ｔ７から出力する。例えば、端子Ｔ１
へカラーコード「0000」が供給されると、デコーダ１９
の出力端子＜０＞から“１”信号が出力され、この結
果、ラツチ回路２１−０内のバツフアアンプＢ−０〜Ｂ
−７が各々エネーブル状態となり、同ラツチ回路２１−
０内のラツチＬａ内のデータがカラーデータとして端子
Ｔ5〜Ｔ7から出力される。また、例えば端子Ｔ１へカラ
ーコード「００１１」が供給されると、ラツチ回路２１
−３内のラツチＬａに記憶されているデータが端子Ｔ５
〜Ｔ７から出力される。
また、このカラーパレツト１２はカラーコードとカラー
データとの対応関係を任意に変更し得るようになつてい
る。言い換えれば、各ラツチ回路２１−０〜２１−１５
内のラツチＬａの内容を、CPU ２が任意に書き換えるこ
とができるようになつている。すなわち、例えばカラー
コード「０００１」に対応するカラーデータを変更しよ
うとする場合、CPU ２がまずカラーコード「０００１」
をバスライン８に出力し、次いで新たなカラーデータを
バスライン８に出力する。インターフエイス回路９はこ
れらのカラーコードおよびカラーデータを順次レジスタ
１７，１６に書込み、次いで信号ＷＰを出力する。レジ
スタ１７にカラーコードが書込まれ、このカラーコード
が端子Ｔ４へ供給されると、デコーダ２０の出力端子＜
１＞から“１”信号が出力され、アンドゲート２２−１
が開状態になる。また、レジスタ１６にカラーデータが
書込まれると、このカラーデータが端子Ｔ２へ供給され
る。そして、信号ＷＰがインターフエイス回路９から出
力されると、この信号ＷＰがアンドゲート２２−１を介
してラツチ回路２１−１内のラツチＬａのロード端子Ｌ
へ供給され、これにより端子Ｔ２のカラーデータが同ラ
ツチＬａ内に読込まれる。
データとの対応関係を任意に変更し得るようになつてい
る。言い換えれば、各ラツチ回路２１−０〜２１−１５
内のラツチＬａの内容を、CPU ２が任意に書き換えるこ
とができるようになつている。すなわち、例えばカラー
コード「０００１」に対応するカラーデータを変更しよ
うとする場合、CPU ２がまずカラーコード「０００１」
をバスライン８に出力し、次いで新たなカラーデータを
バスライン８に出力する。インターフエイス回路９はこ
れらのカラーコードおよびカラーデータを順次レジスタ
１７，１６に書込み、次いで信号ＷＰを出力する。レジ
スタ１７にカラーコードが書込まれ、このカラーコード
が端子Ｔ４へ供給されると、デコーダ２０の出力端子＜
１＞から“１”信号が出力され、アンドゲート２２−１
が開状態になる。また、レジスタ１６にカラーデータが
書込まれると、このカラーデータが端子Ｔ２へ供給され
る。そして、信号ＷＰがインターフエイス回路９から出
力されると、この信号ＷＰがアンドゲート２２−１を介
してラツチ回路２１−１内のラツチＬａのロード端子Ｌ
へ供給され、これにより端子Ｔ２のカラーデータが同ラ
ツチＬａ内に読込まれる。
このように、上述した実施例においてはラツチＬａの内
容をCPU ２が任意に書き換えることができるようになつ
ている。したがつて、カラーコードが４ビツトであつて
も、２５６種（ラツチＬａのビツト数８に対応）の色に
よつて動画表示を行うことが可能になる。
容をCPU ２が任意に書き換えることができるようになつ
ている。したがつて、カラーコードが４ビツトであつて
も、２５６種（ラツチＬａのビツト数８に対応）の色に
よつて動画表示を行うことが可能になる。
なお、第４図に示す回路は単なる一例にすぎない。要は
CPU2から出力されるデータに基づいて、カラーコードと
カラーデータとの対応関係を変更することができる構成
であればよい。
CPU2から出力されるデータに基づいて、カラーコードと
カラーデータとの対応関係を変更することができる構成
であればよい。
また、第２図に示すタイミング信号発生回路２４は画像
データの処理に必要な各種のタイミング信号を発生し、
画像データ処理回路１０へ供給すると共に、同期信号SY
NCを発生し、CRT 表示装置５へ出力する。
データの処理に必要な各種のタイミング信号を発生し、
画像データ処理回路１０へ供給すると共に、同期信号SY
NCを発生し、CRT 表示装置５へ出力する。
以上説明したように、本発明に係るディスプレイコント
ローラは、中央処理の制御の下に動画パターンおよび静
止画パターンのカラー表示を行うディスプレイコントロ
ーラにおいて、前記動画パターンのカラーコードをＲＧ
Ｂカラーデータに変換する動画カラーパレットと、前記
静止画パターンのカラーコードをＲＧＢカラーデータに
変換する静止画カラーパレットと、前記動画カラーパレ
ットに入力されるカラーコードと前記動画カラーパレッ
トから出力されるＲＧＢカラーデータとの対応関係を前
記中央処理装置から供給されるデータに基づいて変更す
る手段とを備え、前記動画カラーパレットの出力または
前記静止画カラーパレットの出力を選択的にディスプレ
イに供給するものであるので、動画の表示色のみを自在
に変更することができると共に、カラーコードのビツト
の数を増やすことなく動画の表示色の種類を増やすこと
が可能になる。
ローラは、中央処理の制御の下に動画パターンおよび静
止画パターンのカラー表示を行うディスプレイコントロ
ーラにおいて、前記動画パターンのカラーコードをＲＧ
Ｂカラーデータに変換する動画カラーパレットと、前記
静止画パターンのカラーコードをＲＧＢカラーデータに
変換する静止画カラーパレットと、前記動画カラーパレ
ットに入力されるカラーコードと前記動画カラーパレッ
トから出力されるＲＧＢカラーデータとの対応関係を前
記中央処理装置から供給されるデータに基づいて変更す
る手段とを備え、前記動画カラーパレットの出力または
前記静止画カラーパレットの出力を選択的にディスプレ
イに供給するものであるので、動画の表示色のみを自在
に変更することができると共に、カラーコードのビツト
の数を増やすことなく動画の表示色の種類を増やすこと
が可能になる。
第１図はデイスプレイコントローラを用いたデイスプレ
イ装置の構成例を示すブロツク、第２図はこの発明の一
実施例によるデイスプレイコントローラを用いたデイス
プレイ装置の構成を示すブロツク図、第３図は同デイス
プレイ装置におけるカラーパレツト１３の入力データ
（カラーコード）と、出力データ（カラーデータ）との
相対関係を示す図、第４図は同デイスプレイ装置におけ
るカラーパレツト１２の詳細を示す回路図である。 ２……中央処理装置（ＣＰＵ）、７……デイスプレイコ
ントローラ、１２……カラーパレツト、１６，１７……
レジスタ、１９，２０……デコーダ、２１−０〜２１−
１５……ラツチ回路。
イ装置の構成例を示すブロツク、第２図はこの発明の一
実施例によるデイスプレイコントローラを用いたデイス
プレイ装置の構成を示すブロツク図、第３図は同デイス
プレイ装置におけるカラーパレツト１３の入力データ
（カラーコード）と、出力データ（カラーデータ）との
相対関係を示す図、第４図は同デイスプレイ装置におけ
るカラーパレツト１２の詳細を示す回路図である。 ２……中央処理装置（ＣＰＵ）、７……デイスプレイコ
ントローラ、１２……カラーパレツト、１６，１７……
レジスタ、１９，２０……デコーダ、２１−０〜２１−
１５……ラツチ回路。
フロントページの続き (72)発明者 石井 孝寿 東京都港区南青山５丁目11番５号 株式会 社アスキー内 (72)発明者 山下 良蔵 東京都港区南青山５丁目11番５号 株式会 社アスキー内 (72)発明者 山岡 成光 静岡県浜松市中沢町10番１号 日本楽器製 造株式会社内 (72)発明者 奥村 隆俊 静岡県浜松市中沢町10番１号 日本楽器製 造株式会社内 (56)参考文献 特開 昭50−140228（ＪＰ，Ａ) 特開 昭58−7184（ＪＰ，Ａ) 特表 昭59−500024（ＪＰ，Ａ)
Claims (1)
- 【請求項１】中央処理装置の制御の下に動画パターンお
よび静止画パターンのカラー表示を行うディスプレイコ
ントローラにおいて、前記動画パターンのカラーコード
をＲＧＢカラーデータに変換する動画カラーパレット
と、前記静止画パターンのカラーコードをＲＧＢカラー
データに変換する静止画カラーパレットと、前記動画カ
ラーパレットに入力されるカラーコードと前記動画カラ
ーパレットから出力されるＲＧＢカラーデータとの対応
関係を前記中央処理装置から供給されるデータに基づい
て変更する手段とを備え、前記動画カラーパレットの出
力または前記静止画カラーパレットの出力を選択的にデ
ィスプレイに供給することを特徴とするディスプレイコ
ントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021333A JPH0631929B2 (ja) | 1984-02-08 | 1984-02-08 | ディスプレイコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021333A JPH0631929B2 (ja) | 1984-02-08 | 1984-02-08 | ディスプレイコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165695A JPS60165695A (ja) | 1985-08-28 |
| JPH0631929B2 true JPH0631929B2 (ja) | 1994-04-27 |
Family
ID=12052202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021333A Expired - Lifetime JPH0631929B2 (ja) | 1984-02-08 | 1984-02-08 | ディスプレイコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0631929B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683300A (ja) * | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | パレット制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437943B2 (ja) * | 1974-04-27 | 1979-11-17 |
-
1984
- 1984-02-08 JP JP59021333A patent/JPH0631929B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165695A (ja) | 1985-08-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |