JPH02105393A - Programmable read only memory - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル−リードオンリ・メモリ（ＦＲ
ＯＭ）に係り、特に使用中に記憶情報が破壊されるのを
未然に防止できるＦＲＯＭに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to programmable read-only memory (FR).
OM), and particularly relates to a FROM that can prevent stored information from being destroyed during use.
ＦＲＯＭには、紫外線消去型のものや、電気的に消去可
能なものなどがあり、第４図に示すように、フローティ
ングゲート１に電荷を蓄えるか否かにより、ＦＲＯＭ）
ランジスタセル２のスレツシェホールド電圧を変動させ
、情報として、ノーイレベル又はロウレベルを記憶させ
ている。FROMs include those that can be erased by ultraviolet rays and those that can be electrically erased.As shown in Figure 4, FROM)
The threshold voltage of the transistor cell 2 is varied to store a no-i level or a low level as information.
例えば、フローティングゲート１に負電荷が蓄えられて
いる場合、アドレス線３がハイレベル′（電源レベル：
例えば５■）、即ちコントロールゲート４がハイレベル
であっても、ＦＲＯＭ）シンジスタセル２はオフ状態で
あり、従ってデータ線５がハイインピーダンス状態とな
る。これは、ＦＲＯＭ）ランジスタセル２のスレッシェ
ホールド電圧が、電源レベル以上（例えば、８■程度）
になっていることを示している。For example, when negative charges are stored in the floating gate 1, the address line 3 is at a high level' (power level:
For example, even if the control gate 4 is at a high level, the FROM synristor cell 2 is in an off state, and therefore the data line 5 is in a high impedance state. This means that the threshold voltage of transistor cell 2 (FROM) is higher than the power supply level (for example, about 8■).
It shows that it is.
次に、フローティングゲート１に電荷が蓄えられていな
い場合には、アドレス線３がハイレベル即ちコントロー
ルゲート４がハイレベルであれば、ＦＲＯＭトランジス
タセル２はオン状態となり、従っテテータ線５はロウレ
ベル（ＧＮＤレベル：０■）となる。この場合、ＦＲＯ
Ｍ）ランジスタセル２のスレッシェホールド！圧は、を
源レベル以下（例えば３■程度）になっていることを示
している。Next, when no charge is stored in the floating gate 1, if the address line 3 is at a high level, that is, if the control gate 4 is at a high level, the FROM transistor cell 2 will be in an on state, and therefore the tetator line 5 will be at a low level ( GND level: 0■). In this case, FRO
M) Threshold hold of transistor cell 2! This indicates that the pressure is below the source level (for example, about 3 cm).
前述した従来のＦＲＯＭは、フローティングゲート１に
電荷が蓄えられているか否かにより、情報を記憶してい
るため、フローティングゲート１の電荷が徐々に漏れて
いる場合には、ＦＲＯＭを使用中に、記憶情報が破壊さ
れ、ＦＲＯＭを搭載したシステムが誤動作してしまうと
いう欠点がある。特に、このような従来のＦＲＯＭを自
動車などの人命にかかわる装置に使用する場合には、こ
の欠点が重大な問題となる。The conventional FROM described above stores information depending on whether or not charge is stored in the floating gate 1, so if the charge in the floating gate 1 gradually leaks, This has the disadvantage that the stored information is destroyed and the system equipped with FROM malfunctions. In particular, this drawback becomes a serious problem when such a conventional FROM is used in a device such as an automobile where human life is concerned.
尚、フローティングゲート１の電荷が漏れる原因として
は、ＦＲＯＭの製造上の問題により、フローティングゲ
ート１とコントロールゲート４、又はフローティングゲ
ート１とソース・ドレイン側との間に電流リークパスが
できる構造欠陥などが挙げられる。The cause of the charge leakage from the floating gate 1 is due to a structural defect that creates a current leak path between the floating gate 1 and the control gate 4 or between the floating gate 1 and the source/drain side due to problems in the manufacture of the FROM. Can be mentioned.
本発明の目的は、前記欠点を解決し、フローティングゲ
ートの電荷が減少したことを事前に検出して誤動作を未
然に防止できるようにしたプログラマブル・リードオン
リ・メモリを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a programmable read-only memory that solves the above-mentioned drawbacks and can prevent malfunctions by detecting in advance that the charge on the floating gate has decreased.
本発明の構成は、電荷を蓄積するためのフローティング
ゲートを有し、制御ゲートがアドレス線に接続され、ソ
ース又はドレインが一電位に、ドレイン又はソースがデ
ータ線に接続されたトランジスタメモリセルを備えたプ
ログラマブル−リードオンリーメモリにおいて、前記ア
ドレス線の活性レベルとして互いに電圧の異なる第４．
第２の電圧を供給しうる電圧供給手段と、前記アドレス
線の活性レベルが前記第１の電圧の供給時に前記トラン
ジスタメモリセルから読み出したデータをラッチするラ
ッチ回路と、前記アドレス線の活性レベルが前記第２の
電圧の供給時に前記トランジスタメモリセルからの読み
出しデータと前記ラッチ回路の出力とを比較する比較回
路と、前記比較回路により不一致が検出された時にセッ
トされるプリップフロップとを備え、前記フリップフロ
ップの出力により、前記ブローティングゲートの電荷蓄
積量が減少したことを検知せしめるようζこしたことを
特徴とする。The configuration of the present invention includes a transistor memory cell having a floating gate for storing charge, a control gate connected to an address line, a source or drain connected to one potential, and a drain or source connected to a data line. In the programmable read-only memory, the active level of the address line is a fourth.
voltage supply means capable of supplying a second voltage; a latch circuit that latches data read from the transistor memory cell when the first voltage is supplied to the address line; a comparison circuit that compares read data from the transistor memory cell and an output of the latch circuit when the second voltage is supplied; and a flip-flop that is set when a mismatch is detected by the comparison circuit, The present invention is characterized in that the output of the flip-flop is used to detect a decrease in the amount of charge stored in the bloating gate.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例のプログラマブル・リー
ドオンリ・メモリの要部を示す回路ブロック図、第２図
は第１図の回路ブロックの各信号のタイミング図である
。尚、第４図と同様な部分は、同一番号が付けである。FIG. 1 is a circuit block diagram showing essential parts of a programmable read-only memory according to a first embodiment of the present invention, and FIG. 2 is a timing diagram of each signal in the circuit block of FIG. Note that the same parts as in FIG. 4 are given the same numbers.
これら図において、本実施例では、高電圧発生回路６は
、電源ピン３０の電源レベル（例えば５Ｖ）を昇圧して
この電源レベル以上の高電圧（例えば６Ｖ）を発生する
回路で、セレクタ７は入力端子８からの電圧切換信号に
より、アドレスデコーダ９１こ、電源レベルと高電圧と
のうちどちらかを供給する。アドレスデコーダ９は、ア
ドレス情報１０をデコードして、所定のアドレス線３を
、セレクタ７からの供給電圧レベルに従い、活性レベル
にする。アドレスＨ３は、ＦＲＯＭ）？ンジスタセル２
のコントロールゲート４に接続され、ＦＲＯＭトランジ
スタセル２のソースはロウレベル（ＧＮＤ）に接続され
、ドレイ／はデータ線５に接続されている。In these figures, in this embodiment, the high voltage generation circuit 6 is a circuit that boosts the power level (for example, 5V) of the power supply pin 30 to generate a high voltage (for example, 6V) higher than this power supply level, and the selector 7 is Depending on the voltage switching signal from the input terminal 8, the address decoder 91 supplies either the power level or the high voltage. Address decoder 9 decodes address information 10 and sets a predetermined address line 3 to an active level according to the voltage level supplied from selector 7 . Address H3 is FROM)? indista cell 2
The source of the FROM transistor cell 2 is connected to the low level (GND), and the drain/ is connected to the data line 5.
次ζこ、データ線５は、読み出し回路１１に接続され、
この読み出し回路１１は、データ線３がロウレベル（Ｐ
ＲＯＭトランジスタセル２がオン）カ、またはデータ線
５がハイインピーダンス（ＰＲＯＭトランジスタセル２
がオフ）かを検出して、出力端子１２へ読み出しデータ
として出力する。この読み出しデータは、入力端子１３
からのラッチ信号により、Ｄラッチ１４にラッチされる
と共に、このＤラッチ１４を介して不一致検出回路１５
の入力となっている。不一致検出回路１５のもう一方の
入力は、Ｄラッチ１４の出力信号であり、不一致検出回
路１５は、不一致情報をアンド回路１６に出力する。こ
のアンド回路１６は、入力端子１７からのセットタイミ
ング信号に同期して、不一致検出回路１５の出力がハイ
レベル（不一致を検出）の時に、Ｒ−Ｓフリップフロッ
プ１８をセットする。このＲ−Ｓフリップフロップ１８
は、このセットにより出力端子１９に異常検出信号を発
生する。尚、Ｒ−Ｓフリップフロップ１８は、フローテ
ィングゲート１に電荷が蓄えられた時点（スレッシュホ
ールド電圧が充分高い）で、入力端子２０からのクリア
信号により、クリアされる。Next, the data line 5 is connected to the readout circuit 11,
In this readout circuit 11, the data line 3 is at a low level (P
ROM transistor cell 2 is on) or data line 5 is high impedance (PROM transistor cell 2
is off) and outputs it to the output terminal 12 as read data. This read data is input to the input terminal 13.
is latched by the D latch 14 by the latch signal from the
This is the input. The other input of the mismatch detection circuit 15 is the output signal of the D latch 14, and the mismatch detection circuit 15 outputs mismatch information to the AND circuit 16. The AND circuit 16 sets the R-S flip-flop 18 in synchronization with the set timing signal from the input terminal 17 when the output of the mismatch detection circuit 15 is at a high level (detects mismatch). This R-S flip-flop 18
generates an abnormality detection signal at the output terminal 19 by this setting. Note that the R-S flip-flop 18 is cleared by a clear signal from the input terminal 20 at the time when charges are stored in the floating gate 1 (threshold voltage is sufficiently high).
−１ｆ、ＦＲＯＭ）ランジスタセル２の７０−ティング
ゲート１に電荷が蓄えられているが、電荷蓄積量が少な
く、スレッシュホールド電圧が、５．５Ｖ程度に下がっ
ていると仮定する。今、アドレス情報１０は、ｎ番地を
示し、アドレスデコーダ９によりアドレス線３が活性レ
ベルになっているものとする。まず入力端子８からの電
圧切換信号カロウレベルの時には、セレクタ７により、
電源レベル（５Ｖ）が選択され、アドレスデコーダ９に
供給されているので、アドレス線３は、活性レベルとし
て５■が供給される。-1f, FROM) Charge is stored in the 70-ting gate 1 of the transistor cell 2, but it is assumed that the amount of charge storage is small and the threshold voltage has dropped to about 5.5V. It is now assumed that the address information 10 indicates address n and that the address line 3 is at an active level by the address decoder 9. First, when the voltage switching signal from the input terminal 8 is at the callow level, the selector 7 selects
Since the power supply level (5V) is selected and supplied to the address decoder 9, the address line 3 is supplied with 5V as the active level.
今、スレッシュホールド電圧は５．５Ｖ程度であるから
、ＰＲＯＭトランジスタセル２は、オフ状態即ちデータ
線５がハイインピーダンス状態となり、読み出し回路１
１は、出力端子１２への読み出しデータを例えばハイレ
ベルとして検出し出力する。この時、入力端子１３のラ
ッチ信号により、このハイレベルをＤラッチ１４にラッ
チする・次に、電圧切換信号８がハイレベルの場合には
、アドレスデコーダ９に高電圧（６■）が供給されるの
で、アドレス線３には活性レベルとして６■が供給され
る。今、ＰＲＯＭトランジスタセル２のスレッシュホー
ルド電圧は５．５Ｖであるから、アドレス線３が６■の
場合には、ＰＲＯＭトランジスタセル２はオン状態とな
り、データ線５はロウレベルとなる。Now, since the threshold voltage is about 5.5V, the PROM transistor cell 2 is in an off state, that is, the data line 5 is in a high impedance state, and the readout circuit 1
1 detects and outputs read data to the output terminal 12 as, for example, a high level. At this time, this high level is latched in the D latch 14 by the latch signal of the input terminal 13.Next, when the voltage switching signal 8 is high level, the high voltage (6■) is supplied to the address decoder 9. Therefore, address line 3 is supplied with 6■ as an active level. Now, the threshold voltage of the PROM transistor cell 2 is 5.5V, so when the address line 3 is 6.5V, the PROM transistor cell 2 is turned on and the data line 5 is at a low level.
従って、読み出し回路１１は読み出しデータを、例えば
ロウレベルとして検出し、出力する。この時、不一致検
出回路１５は、Ｄラッチ１４の内容と、読み出しデータ
との内容が不一致であることを検出し、ハイレベルを検
出するので、入力端子１７からのセットタイミング信号
に同期して、Ｒ−Ｓフリップフロップ１８がセットされ
、出力端子１９への異常検出信号がハイレベルとなる。Therefore, the read circuit 11 detects the read data as, for example, a low level and outputs it. At this time, the mismatch detection circuit 15 detects that the contents of the D latch 14 and the read data do not match, and detects a high level, so that in synchronization with the set timing signal from the input terminal 17, The R-S flip-flop 18 is set, and the abnormality detection signal to the output terminal 19 becomes high level.
次に、フローティングゲート１に電荷が蓄えられていな
い場合には、アドレス線３が５Ｖ又は６Ｖでも、スレッ
シュホールド電圧は低い（３Ｖ程度）ので、データ線５
はロウレベルとなり、Ｒ−Ｓフリップフロップ１８はセ
ットされることはない。Next, if no charge is stored in the floating gate 1, even if the address line 3 is 5V or 6V, the threshold voltage is low (about 3V), so the data line 5
becomes low level, and the R-S flip-flop 18 is never set.
次ζこ、フローティングゲート１に充分電荷が蓄えられ
ている場合には、スレッシュホールド電圧は高い（８Ｖ
程度）ので、アドレス線３が５Ｖでも６Ｖでも、データ
線はハイインピーダンス状態であり、やはりＲ−Ｓフリ
ップフロップ１８はセットされることはない。従って、
これらの場合には、出力端子１９への異常検出信号１９
はロウレベルのままであり、データが正常に記憶されて
いることを示すことになる。Next, if sufficient charge is stored in floating gate 1, the threshold voltage is high (8V
Therefore, whether the address line 3 is at 5V or 6V, the data line is in a high impedance state and the R-S flip-flop 18 is not set. Therefore,
In these cases, the abnormality detection signal 19 to the output terminal 19
remains at a low level, indicating that data is being stored normally.
以上のように、アドレス線３が活性レベルの時、５■と
６■とを供給し、それぞれについて読み出し動作を行い
、ＰＲＯＭトランジスタセル２のスレッシュホールド電
圧が、５■乃至６ｖに低下したことを検出することがで
きる。As described above, when the address line 3 is at the active level, 5■ and 6■ are supplied, a read operation is performed for each, and it is confirmed that the threshold voltage of the PROM transistor cell 2 has decreased to 5V to 6V. can be detected.
尚本実施例において、入力端子８からの電圧切換信号が
ロウレベルの時には、アドレス線３には、活性レベルと
して電源レベルが印加されるので、異常検出のための読
み出しではなく、通常の記憶データ読み出し動作と同様
であり、読み出しデータとして使用することができる。In this embodiment, when the voltage switching signal from the input terminal 8 is at a low level, the power supply level is applied to the address line 3 as an active level, so that normal storage data reading is not performed for abnormality detection. The operation is the same and can be used as read data.
また、このような異常検出のための動作は、ある一定期
間毎に、１アドレスずつ、順繰りＩこ実施することも可
能で、通常の読み出し動作にほとんど影替なく実施する
ことができる。In addition, such an operation for detecting an abnormality can be performed one address at a time every certain period of time, and can be performed with almost no effect on the normal read operation.
第３図は本発明の第２の実施例のプログラマブル−リー
ドオンリ・メモリを示す回路ブロック図である。同図に
おいて、第１図と同様な部分には、同一番号が付けであ
る。本実施例が第１図と異なる点は、アドレス線３がア
ドレスデコーダ９の出力により決定される以外に、書込
み時のアドレスデコーダ２１の出力にも接続されており
、この書き込み時のアドレスデコーダ２１は、入力端子
２２からの書き込モード信号または入力端子８からの電
圧切換信号が、ハイレベルの時動作する。FIG. 3 is a circuit block diagram showing a programmable read-only memory according to a second embodiment of the present invention. In this figure, parts similar to those in FIG. 1 are given the same numbers. This embodiment differs from FIG. 1 in that, in addition to being determined by the output of the address decoder 9, the address line 3 is also connected to the output of the address decoder 21 during writing; operates when the write mode signal from the input terminal 22 or the voltage switching signal from the input terminal 8 is at high level.
また、書込時の高電圧発生回路２３は、端子２２の書込
モード信号または端子２４の異常検出モード信号がハイ
レベルの時に動作し、書込時（書込モード信号２２がハ
イレベル）は、書込に必要な高電圧（例えば、２１Ｖ）
を書込時のアドレスデコーダ２１に供給し、異常検出を
行う時（異常検出モード信号２４がハイレベル）には、
異常検出に必要な高電圧（例えば６Ｖ）を書込時のアド
レスデコーダ２１に供給する。Furthermore, the high voltage generation circuit 23 at the time of writing operates when the write mode signal of the terminal 22 or the abnormality detection mode signal of the terminal 24 is at high level, and at the time of writing (when the write mode signal 22 is at high level) , high voltage required for writing (e.g. 21V)
is supplied to the address decoder 21 during writing, and when performing abnormality detection (when the abnormality detection mode signal 24 is high level),
A high voltage (for example, 6V) necessary for abnormality detection is supplied to the address decoder 21 during writing.
尚本実施例では、本来書込みのためＥこ備えである書込
時の高電圧発生回路２３、及び書込時のアドレスデコー
ダ２１（第１図では図示せず）を利用して、アドレス線
３に電源レベル（５■）より高い電圧（６Ｖ）を供給す
るようにしているため、第１図に示すような高電圧発生
回路６を新たに必要としないという利点がある。In this embodiment, the high voltage generation circuit 23 for writing, which is originally equipped with E for writing, and the address decoder 21 (not shown in FIG. 1) for writing are used to control the address line 3. Since a voltage (6V) higher than the power supply level (5■) is supplied to the circuit, there is an advantage that a high voltage generating circuit 6 as shown in FIG. 1 is not newly required.
以上説明したように、本発明は、フローティングゲート
に電荷を蓄えるか否かＩこよりデータを記憶するＦＲＯ
Ｍにおいてコントロールゲートに電源レベルとそれより
高い電圧レベルとを印加して、それぞれ読み出したデー
タを比較することにより、フローティングゲートに蓄え
られている電荷が減少したことを事前に検知し、ＦＲＯ
Ｍを使用したシステムの誤動作を未然に防止することが
できるという効果がある。As explained above, the present invention provides an FRO that stores data based on whether charge is stored in the floating gate or not.
By applying a power supply level and a higher voltage level to the control gate in M and comparing the read data, it is possible to detect in advance that the charge stored in the floating gate has decreased, and the FRO
This has the effect of being able to prevent malfunctions of a system using M.
第１図は本発明の第１の実施例のプログラマブル・リー
ドオンリ・メモリを示す回路ブロック図、第２図は第１
図の各部の信号を示すタイミング図、第３図は本発明の
第２の実施例の回路ブロック図、第４図はＦＲＯＭトラ
ンジスタセルを示す回路図である。
１・・・・・・フローティングゲート、２・川・・ＦＲ
ＯＭトランジスタセル、３・・・・・・アドレス線、４
・・・・・・コントロールゲート、５・・・・・・デー
タ線、６・・・・・・高電圧発生回路、７・・・・・・
セレクタ、８・・・・・・電圧切換信号入力端子、９・
・・・・・アドレスデコーダ、１０・・・・・・アドレ
ス情報、１１・・・・・・読み出し回路、１２・・・・
・・読み出しデータ出力端子、１３・・・・・・ラッチ
信号入力端子、１４・・・・・・Ｄラッチ、１５・・・
・・・不一致検出回路、１６・・・・・・アンド回路、
１７・・・・・・セットタイミング信号入力端子、１８
・・・・・・Ｒ−Ｓフリップフロップ、１９・・・・・
・異常検出信号出力端子、２０・・・・・・クリア信号
入力端子、２１・・・・・・書込時のアドレスデコーダ
、２２・・・・・・書込モード信号端子、２３・・・・
・書込時へ高電圧発生回路、２４・・・・・・異常検出
モード信号端子、３０・・・・・・電源ビン。FIG. 1 is a circuit block diagram showing a programmable read-only memory according to a first embodiment of the present invention, and FIG.
FIG. 3 is a circuit block diagram of a second embodiment of the present invention, and FIG. 4 is a circuit diagram showing a FROM transistor cell. 1...Floating gate, 2. River...FR
OM transistor cell, 3...Address line, 4
...Control gate, 5...Data line, 6...High voltage generation circuit, 7...
Selector, 8... Voltage switching signal input terminal, 9.
... Address decoder, 10 ... Address information, 11 ... Readout circuit, 12 ...
...Read data output terminal, 13...Latch signal input terminal, 14...D latch, 15...
... Mismatch detection circuit, 16 ... AND circuit,
17...Set timing signal input terminal, 18
...R-S flip-flop, 19...
- Abnormality detection signal output terminal, 20... Clear signal input terminal, 21... Address decoder during writing, 22... Write mode signal terminal, 23...・
- High voltage generation circuit during writing, 24... Abnormality detection mode signal terminal, 30... Power supply bin.
Claims (1)
御ゲートがアドレス線に接続され、ソース又はドレイン
が一電位に、ドレイン又はソースがデータ線に接続され
たトランジスタメモリセルを備えたプログラマブル・リ
ードオンリ・メモリにおいて、前記アドレス線の活性レ
ベルとして互いに電圧の異なる第１、第２の電圧を供給
しうる電圧供給手段と、前記アドレス線の活性レベルが
前記第１の電圧の供給時に前記トランジスタメモリセル
から読み出したデータをラッチするラッチ回路と、前記
アドレス線の活性レベルが前記第２の電圧の供給時に前
記トランジスタメモリセルからの読み出しデータと前記
ラッチ回路の出力とを比較する比較回路と、前記比較回
路により不一致が検出された時にセットされるフリップ
フロップとを備え、前記フリップフロップの出力により
、前記フローティングゲートの電荷蓄積量が減少したこ
とを検知せしめるようにしたことを特徴とするプログラ
マブル・リードオンリ・メモリ。Programmable read-only memory with a transistor memory cell having a floating gate for storing charge, a control gate connected to an address line, a source or drain connected to one potential, and a drain or source connected to a data line a voltage supply means capable of supplying first and second voltages different from each other as activation levels of the address line; and voltage supply means capable of supplying first and second voltages different from each other as activation levels of the address line, and an activation level of the address line that is read from the transistor memory cell when the first voltage is supplied. a latch circuit that latches the data read from the transistor memory cell and an output of the latch circuit when the activation level of the address line is set to the second voltage; A programmable read-only memory, comprising a flip-flop that is set when a mismatch is detected, and the output of the flip-flop is used to detect a decrease in the amount of charge stored in the floating gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258711A JPH02105393A (en) | 1988-10-13 | 1988-10-13 | Programmable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258711A JPH02105393A (en) | 1988-10-13 | 1988-10-13 | Programmable read only memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105393A true JPH02105393A (en) | 1990-04-17 |
Family
ID=17324034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258711A Pending JPH02105393A (en) | 1988-10-13 | 1988-10-13 | Programmable read only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105393A (en) |
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