JPH02105446A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPH02105446A JPH02105446A JP63258677A JP25867788A JPH02105446A JP H02105446 A JPH02105446 A JP H02105446A JP 63258677 A JP63258677 A JP 63258677A JP 25867788 A JP25867788 A JP 25867788A JP H02105446 A JPH02105446 A JP H02105446A
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- JP
- Japan
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- pellet
- resin
- circuit board
- circuit substrate
- lead frame
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路に関し、特に、回路基板上に半導
体素子ベレットおよび薄膜受動素子ベレットあるいは電
子部品素片を、バンプ接続搭載してなる混成集積回路装
置に関する。
体素子ベレットおよび薄膜受動素子ベレットあるいは電
子部品素片を、バンプ接続搭載してなる混成集積回路装
置に関する。
従来、この種の混成集積回路装置は、第３図に示すよう
に、リードフレーム１″上に導体の回路パターン３″を
有する回路基板２″を設け、その上に半導体素子ベレッ
ト４″をマウント剤１０を用いて搭載し、半導体素子ベ
レット４″電極部と回路基板２″上の電極部とをボンデ
ィングワイヤーにより接続し、しかる後にトランスファ
モールド樹脂により封止している。
に、リードフレーム１″上に導体の回路パターン３″を
有する回路基板２″を設け、その上に半導体素子ベレッ
ト４″をマウント剤１０を用いて搭載し、半導体素子ベ
レット４″電極部と回路基板２″上の電極部とをボンデ
ィングワイヤーにより接続し、しかる後にトランスファ
モールド樹脂により封止している。
上述した従来の混成集積回路は、小型化を図るためにト
ランスファモールドパッケージ化した一例であるが、こ
の従来例では、半導体素子ベレットあるいは薄膜素子ペ
レットの電極と、回路基板上の電極とをワイヤーボンデ
ィングにより接続を行なった場合に素子ペレット周辺に
ボンディングエリアを必要とする。このために、リード
フレーム上に設けなければならない回路基板が、大型化
し高集積化を困難にしているばかりでなく、リードフレ
ーム、回路基板、トランスファモールド樹脂相互間には
たらく熱応力によりパッケージに反りが発生しやすくな
り、クラック不良等の発生するケースも生じるという欠
点がある。
ランスファモールドパッケージ化した一例であるが、こ
の従来例では、半導体素子ベレットあるいは薄膜素子ペ
レットの電極と、回路基板上の電極とをワイヤーボンデ
ィングにより接続を行なった場合に素子ペレット周辺に
ボンディングエリアを必要とする。このために、リード
フレーム上に設けなければならない回路基板が、大型化
し高集積化を困難にしているばかりでなく、リードフレ
ーム、回路基板、トランスファモールド樹脂相互間には
たらく熱応力によりパッケージに反りが発生しやすくな
り、クラック不良等の発生するケースも生じるという欠
点がある。
これらの問題を防止するためには、回路基板上の実装密
度を向上させ回路基板面積をできるだけ小さいものにす
る必要がある。
度を向上させ回路基板面積をできるだけ小さいものにす
る必要がある。
素子ベレットと回路基板電極とをバンプ電極により接続
する方法は、ボンディングエリアか不要となりこれらの
問題を解決するための有用な方法と考えられている。し
かしながら、そうした場合でもバンプ電極接続を行なっ
て得た回路モジュールをトランスファモールドするため
にはいくつかの問題点が発生する。すなわち、トランス
ファモールドではモールド樹脂の注入時の温度が１７０
℃以上になることと注入された樹脂が一方向より素子ペ
レットを押す状態となるので特に共晶はんだにてバンプ
形成を行なった場合にはベレットハガレの発生する可能
性が生じる。また、バンプ接続を行なった素子ベレット
は、トランスファモールド樹脂がベレットと回路基板と
の間に入り込み素子ベレットおよびベレット下部基板に
応力を加えるために、半導体素子のクラック不良あるい
はバンプ接続部のオープン不良となる可能性が高い また、半導体素子には素子の動作上の目的から前記した
実装上の問題点の他に、高熱伝導性、α線遮へい等の特
性を良好にする必要の生じてくるケースがある。これら
の特性もまたトランスファモールド樹脂により十分な効
果を得ることは困難となってくる。
する方法は、ボンディングエリアか不要となりこれらの
問題を解決するための有用な方法と考えられている。し
かしながら、そうした場合でもバンプ電極接続を行なっ
て得た回路モジュールをトランスファモールドするため
にはいくつかの問題点が発生する。すなわち、トランス
ファモールドではモールド樹脂の注入時の温度が１７０
℃以上になることと注入された樹脂が一方向より素子ペ
レットを押す状態となるので特に共晶はんだにてバンプ
形成を行なった場合にはベレットハガレの発生する可能
性が生じる。また、バンプ接続を行なった素子ベレット
は、トランスファモールド樹脂がベレットと回路基板と
の間に入り込み素子ベレットおよびベレット下部基板に
応力を加えるために、半導体素子のクラック不良あるい
はバンプ接続部のオープン不良となる可能性が高い また、半導体素子には素子の動作上の目的から前記した
実装上の問題点の他に、高熱伝導性、α線遮へい等の特
性を良好にする必要の生じてくるケースがある。これら
の特性もまたトランスファモールド樹脂により十分な効
果を得ることは困難となってくる。
本発明の混成集積回路は、回路素子をバンプ電極を介し
て搭載した回路基板と該回路基板を封止した樹脂を少く
とも含む混成集積回路において、少くとも前記回路素子
を保護用のコーティング材で覆って成る。
て搭載した回路基板と該回路基板を封止した樹脂を少く
とも含む混成集積回路において、少くとも前記回路素子
を保護用のコーティング材で覆って成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例では、リードフレーム１上に回路基板２を搭
載し半導体素子ベレット４をバンプ電極５を介し回路基
板２上に搭載し表面保護コーティング樹脂６によりコー
ティングを行なっている。
載し半導体素子ベレット４をバンプ電極５を介し回路基
板２上に搭載し表面保護コーティング樹脂６によりコー
ティングを行なっている。
ここでバンプ電極としてはＰｂ−８ｎ系のはんだバンプ
電極を用いる場合が多いが、これ以外の金属を含む溶融
接合可能なバンプ電極あるいは、圧着接続に多用される
Ａｕバンプ等も適用することが可能である。また、回路
基板２上の回路導体パターン３とリードフレーム１のリ
ードとの接続はボンディングワイヤ７によって行なわれ
、トランスファモールド樹脂８により全体が封止される
。
電極を用いる場合が多いが、これ以外の金属を含む溶融
接合可能なバンプ電極あるいは、圧着接続に多用される
Ａｕバンプ等も適用することが可能である。また、回路
基板２上の回路導体パターン３とリードフレーム１のリ
ードとの接続はボンディングワイヤ７によって行なわれ
、トランスファモールド樹脂８により全体が封止される
。
シリコン半導体素子ベレット４の熱膨張係数は約３Ｘ１
０−６／’Ｃであるのに対しトランスファモールド樹脂
８として外装用エポキシ樹脂の熱膨張係数は１．５〜２
ｘｌＯ−’／℃であり約１桁の違いがあり、また、リー
ドフレームの熱膨張係数は７〜ｌ０ＸＩＯ−６／”Ｃで
あるために、約１７０〜１８０℃でトランスファモール
ド樹脂８が注入され冷却されるまでの間にこれらの相互
間に様々な応力が発生する。特にバンプ電極５の接続を
行なった場合、回路基板２の反りによる半導体素子ベレ
ット４中央部に加わる機械的応力によってベレットクラ
ック不良あるいはベレットの一端が持ち上げられて発生
するオーブン不良が発生するにれを防止するためには、
ベレット４と回路基板２間にトランスファモールド樹脂
８が入り込まないように表面保護コーティング材を注入
しておくことが効果がある９表面保護コーティング剤と
しては、低弾性率のシリコーン樹脂あるいは低熱膨張係
数のエポキシ系樹脂が良い。また、α線遮へいを必要と
する半導体素子を搭載する場合、高純度化の容易なシリ
コーン樹脂あるいはポリイミド樹脂を半導体素子と基板
との間に注入することが効果的である。
０−６／’Ｃであるのに対しトランスファモールド樹脂
８として外装用エポキシ樹脂の熱膨張係数は１．５〜２
ｘｌＯ−’／℃であり約１桁の違いがあり、また、リー
ドフレームの熱膨張係数は７〜ｌ０ＸＩＯ−６／”Ｃで
あるために、約１７０〜１８０℃でトランスファモール
ド樹脂８が注入され冷却されるまでの間にこれらの相互
間に様々な応力が発生する。特にバンプ電極５の接続を
行なった場合、回路基板２の反りによる半導体素子ベレ
ット４中央部に加わる機械的応力によってベレットクラ
ック不良あるいはベレットの一端が持ち上げられて発生
するオーブン不良が発生するにれを防止するためには、
ベレット４と回路基板２間にトランスファモールド樹脂
８が入り込まないように表面保護コーティング材を注入
しておくことが効果がある９表面保護コーティング剤と
しては、低弾性率のシリコーン樹脂あるいは低熱膨張係
数のエポキシ系樹脂が良い。また、α線遮へいを必要と
する半導体素子を搭載する場合、高純度化の容易なシリ
コーン樹脂あるいはポリイミド樹脂を半導体素子と基板
との間に注入することが効果的である。
本発明の混成集積回路は、このようにトランスファモー
ルド樹脂で封入する前に表面保護コーティング材により
、回路基板上にバンプ電極によって搭載された半導体素
子ベレットあるいは受動素子ベレットをコーティングし
た構造となっている。
ルド樹脂で封入する前に表面保護コーティング材により
、回路基板上にバンプ電極によって搭載された半導体素
子ベレットあるいは受動素子ベレットをコーティングし
た構造となっている。
第２図は本発明の第２の実施例の断面図である。
この実施例、回路基板２′上に半導体素子ペレット４′
を搭載し、表面保護用コーティング材６′によって覆い
、回路基板電極の回路導体パターン３′とリードフレー
ム１′のリード部をはんだ９によって接続した後トラン
スファモールド樹脂８で封止している。
を搭載し、表面保護用コーティング材６′によって覆い
、回路基板電極の回路導体パターン３′とリードフレー
ム１′のリード部をはんだ９によって接続した後トラン
スファモールド樹脂８で封止している。
この実施例では、回路基板２′上に搭載した半導体素子
ペレット４′をコーティングするときに、搭載後の回路
基板２′をはんだ付けによって接続する方法がとられて
いる。このような構造では、回路基板２′と半導体素子
ペレット４′がモールドのほぼ中央に配置されることと
、リード部と回路基板２′がはんだ接続されるために接
続部分の信頼性が非常に高くなる。
ペレット４′をコーティングするときに、搭載後の回路
基板２′をはんだ付けによって接続する方法がとられて
いる。このような構造では、回路基板２′と半導体素子
ペレット４′がモールドのほぼ中央に配置されることと
、リード部と回路基板２′がはんだ接続されるために接
続部分の信頼性が非常に高くなる。
以上説明したように本発明は、リードフレーム上の回路
基板にバンプ接続搭載される半導体素子等を、）・ラン
スファモールド樹脂と異なる表面保護コーティング材を
コーティングすることにより、次のような効果を得るこ
とができる。
基板にバンプ接続搭載される半導体素子等を、）・ラン
スファモールド樹脂と異なる表面保護コーティング材を
コーティングすることにより、次のような効果を得るこ
とができる。
ペレットと基板との間への樹脂の注入を防ぎ、基板の反
りにペレットクラック及びバンプ接続部の断線を防くこ
とができ、しかもコーティング樹脂の特性・種類を選択
することにより、ペレットとトランスファモールド樹脂
との応力を緩和することができて、接続部の信頼性が非
常に高くかつα線遮へい能力等も優れた混成集積回路を
提供できるという効果がある。
りにペレットクラック及びバンプ接続部の断線を防くこ
とができ、しかもコーティング樹脂の特性・種類を選択
することにより、ペレットとトランスファモールド樹脂
との応力を緩和することができて、接続部の信頼性が非
常に高くかつα線遮へい能力等も優れた混成集積回路を
提供できるという効果がある。
また、トランスファモールドの注入されるときは樹脂に
よる圧力からペレットを機械的、熱的に保護し、ペレッ
ト剥れ不良の発生を防ぐことで製造工程不良を大幅に低
減できるという効果もある。
よる圧力からペレットを機械的、熱的に保護し、ペレッ
ト剥れ不良の発生を防ぐことで製造工程不良を大幅に低
減できるという効果もある。
また、表面保護コーティング材によりペレット部分が保
護されるために後工程でのハンドリンクが容易なものと
なり、組立不良が大幅に低減できることにもなる。
護されるために後工程でのハンドリンクが容易なものと
なり、組立不良が大幅に低減できることにもなる。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来例を
示す断面図である。 １．１”、１″・・・リードフレーム、２．２’。 ２″・・・回路基板、３．３’、３″・・・回路導体パ
ターン、４．４’、４”・・・半導体素子ベレット、５
゜５′・・・バンプ電極、６，６′・・・表面保護コー
ティング材、７・・・ボンディングワイヤ、８・・・ト
ランスファモールド樹脂、９・・・はんだ、１０・・・
マウント剤。 乙表面イ尉１コーティ〕グ！オ メ’＋ｉイ紅１コーティシズオオ 第２図
本発明の第２の実施例を示す断面図、第３図は従来例を
示す断面図である。 １．１”、１″・・・リードフレーム、２．２’。 ２″・・・回路基板、３．３’、３″・・・回路導体パ
ターン、４．４’、４”・・・半導体素子ベレット、５
゜５′・・・バンプ電極、６，６′・・・表面保護コー
ティング材、７・・・ボンディングワイヤ、８・・・ト
ランスファモールド樹脂、９・・・はんだ、１０・・・
マウント剤。 乙表面イ尉１コーティ〕グ！オ メ’＋ｉイ紅１コーティシズオオ 第２図
Claims (1)
- 回路素子をバンプ電極を介して搭載した回路基板と該
回路基板を封止した樹脂を少くとも含む混成集積回路に
おいて、少くとも前記回路素子を保護用のコーティング
材で覆ったことを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258677A JPH02105446A (ja) | 1988-10-13 | 1988-10-13 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258677A JPH02105446A (ja) | 1988-10-13 | 1988-10-13 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105446A true JPH02105446A (ja) | 1990-04-18 |
Family
ID=17323570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258677A Pending JPH02105446A (ja) | 1988-10-13 | 1988-10-13 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105446A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0815615A4 (en) * | 1995-03-13 | 2000-12-06 | Intel Corp | HOUSING FOR SEVERAL SEMICONDUCTOR COMPONENTS |
| US6171887B1 (en) | 1996-02-28 | 2001-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device for a face down bonding to a mounting substrate and a method of manufacturing the same |
| US6885522B1 (en) | 1999-05-28 | 2005-04-26 | Fujitsu Limited | Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation |
| JP2006179538A (ja) * | 2004-12-21 | 2006-07-06 | Hitachi Ltd | 半導体パワーモジュール |
| JP2015115383A (ja) * | 2013-12-10 | 2015-06-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108554A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 混成集積回路装置及びその製造方法 |
-
1988
- 1988-10-13 JP JP63258677A patent/JPH02105446A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108554A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 混成集積回路装置及びその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0815615A4 (en) * | 1995-03-13 | 2000-12-06 | Intel Corp | HOUSING FOR SEVERAL SEMICONDUCTOR COMPONENTS |
| US6171887B1 (en) | 1996-02-28 | 2001-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device for a face down bonding to a mounting substrate and a method of manufacturing the same |
| US6885522B1 (en) | 1999-05-28 | 2005-04-26 | Fujitsu Limited | Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation |
| US7347347B2 (en) | 1999-05-28 | 2008-03-25 | Fujitsu Limited | Head assembly, disk unit, and bonding method and apparatus |
| JP2006179538A (ja) * | 2004-12-21 | 2006-07-06 | Hitachi Ltd | 半導体パワーモジュール |
| JP2015115383A (ja) * | 2013-12-10 | 2015-06-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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