JPH02105467A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH02105467A JPH02105467A JP63258695A JP25869588A JPH02105467A JP H02105467 A JPH02105467 A JP H02105467A JP 63258695 A JP63258695 A JP 63258695A JP 25869588 A JP25869588 A JP 25869588A JP H02105467 A JPH02105467 A JP H02105467A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- oxide film
- ion implantation
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関し、特にチャネル領域
の構造に関する。
の構造に関する。
従来のＭＯＳ型半導体装置のチャネル構造を第３図（ａ
）〜（ｃ）のＮチャネルＭＯＳ型半導体装置の製造工程
図を参照して説明する。まず、Ｐ型シリコン基板１上に
選択的にフィールド酸化膜２を形成し、ついでゲート酸
化膜３を形成した後、ゲート・しきい値電圧を決める不
純物がフォトレジスト膜４をマスクとしてチャネル領域
全域にイオン注入される〔第３図（ａ）〕。つぎにゲー
ト電極５を形成しフォトレジスト膜４′をマスクにＮ型
ソース領域７およびドレイン領域８のイオン注入形成を
行なったものである〔第３図（ｂ）〕。従って、従来の
ＭＯＳ型半導体装置では１．ゲート電極５直下のチャネ
ル領域８の不純物濃度は、Ｎ型ドレイン領域６の端部か
らＮ型ソース領域７の端部にかけて均一のものとなる。
）〜（ｃ）のＮチャネルＭＯＳ型半導体装置の製造工程
図を参照して説明する。まず、Ｐ型シリコン基板１上に
選択的にフィールド酸化膜２を形成し、ついでゲート酸
化膜３を形成した後、ゲート・しきい値電圧を決める不
純物がフォトレジスト膜４をマスクとしてチャネル領域
全域にイオン注入される〔第３図（ａ）〕。つぎにゲー
ト電極５を形成しフォトレジスト膜４′をマスクにＮ型
ソース領域７およびドレイン領域８のイオン注入形成を
行なったものである〔第３図（ｂ）〕。従って、従来の
ＭＯＳ型半導体装置では１．ゲート電極５直下のチャネ
ル領域８の不純物濃度は、Ｎ型ドレイン領域６の端部か
らＮ型ソース領域７の端部にかけて均一のものとなる。
ところで、ＭＯＳ型半導体装置を微細化する一つの手段
にゲート酸化膜を薄膜化する方法がある。しかし、Ｎチ
ャネルＭＯＳ型半導体装置を例にとると、Ｎ型ドレイン
領域６は高濃度で形成されていることから、Ｎ型ドレイ
ン領域６付近のチャネル領域にはドレイン電界の集中に
より電子が発生する。この電子はゲート酸化膜３の薄膜
化によりゲート電位の影響を非常に受けやすくなること
からＮ型ドレイン付近のゲート酸化膜中に注入され蓄積
されやすくなる。従って、第３図（ｃ）に示した従来の
ＮチャネルＭＯＳ型半導体装置の構造では、チャネル領
域８の゛不純物濃度がＮ型ドレイン領域６の端部からＮ
ソース領域７の端部にかけて均一であるので、Ｎ型ドレ
イン領域６付近のゲート酸化膜中に電子が注入され蓄積
された場合、その電子の影響によりＮ型ドレイン領域６
付近のチャネル領域の不純物濃度は、他のタネル領域の
部分濃度より見かけ上濃くなる。このため、このＮチャ
ネルＭＯＳ型半導体装置のゲートしきい値電圧は高くな
り、特性変動を生じることとなる。
にゲート酸化膜を薄膜化する方法がある。しかし、Ｎチ
ャネルＭＯＳ型半導体装置を例にとると、Ｎ型ドレイン
領域６は高濃度で形成されていることから、Ｎ型ドレイ
ン領域６付近のチャネル領域にはドレイン電界の集中に
より電子が発生する。この電子はゲート酸化膜３の薄膜
化によりゲート電位の影響を非常に受けやすくなること
からＮ型ドレイン付近のゲート酸化膜中に注入され蓄積
されやすくなる。従って、第３図（ｃ）に示した従来の
ＮチャネルＭＯＳ型半導体装置の構造では、チャネル領
域８の゛不純物濃度がＮ型ドレイン領域６の端部からＮ
ソース領域７の端部にかけて均一であるので、Ｎ型ドレ
イン領域６付近のゲート酸化膜中に電子が注入され蓄積
された場合、その電子の影響によりＮ型ドレイン領域６
付近のチャネル領域の不純物濃度は、他のタネル領域の
部分濃度より見かけ上濃くなる。このため、このＮチャ
ネルＭＯＳ型半導体装置のゲートしきい値電圧は高くな
り、特性変動を生じることとなる。
本発明の目的は、上記の状況に鑑み、ゲート酸化膜の薄
膜化によるゲートしきい値の変動を伴うことなきＭＯ３
型半導体装置を提供することである。
膜化によるゲートしきい値の変動を伴うことなきＭＯ３
型半導体装置を提供することである。
本発明によれば、ＭＯ３型半導体装置は、シリコン基板
と前記シリコン基板上に形成されるソース領域、ドレイ
ン領域およびゲート電極とを含み、前記ゲート電極直下
のチャネル領域の不純物濃度がドレイン領域においてソ
ース領域近傍の通常濃度より低濃度に設定されているこ
とを含んで構成される。
と前記シリコン基板上に形成されるソース領域、ドレイ
ン領域およびゲート電極とを含み、前記ゲート電極直下
のチャネル領域の不純物濃度がドレイン領域においてソ
ース領域近傍の通常濃度より低濃度に設定されているこ
とを含んで構成される。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明をＮチャネルＭＯＳ型半導体装置に実施
した場合の一実施例を示す断面構造図である。本実施例
によれば、Ｎ型ドレイン領域６近傍にはＮ型ソース領域
７近傍における通常濃度の第１濃度チャネル領域８より
低い濃度の第２濃度チャネル領域９が形成される。本実
施例のＮチャネルＭＯＳ型半導体装置では、Ｎ型ドレイ
ン領域６付近の第２濃度チャネル領域９の不純物濃度が
しきい値電圧を決めている第１濃度チャネル領域８の不
純物濃度より薄いためＮ型ドレイン領域６付近のゲート
酸化膜３中に仮置電子Ｑが注入蓄積され、その電荷によ
りこの不純物濃度が見かけ上濃くなったとしても、Ｎチ
ャネルＭＯＳ型半導体装置のゲートしきい値電圧が高く
なるなどの特性変動を生じることはない。
した場合の一実施例を示す断面構造図である。本実施例
によれば、Ｎ型ドレイン領域６近傍にはＮ型ソース領域
７近傍における通常濃度の第１濃度チャネル領域８より
低い濃度の第２濃度チャネル領域９が形成される。本実
施例のＮチャネルＭＯＳ型半導体装置では、Ｎ型ドレイ
ン領域６付近の第２濃度チャネル領域９の不純物濃度が
しきい値電圧を決めている第１濃度チャネル領域８の不
純物濃度より薄いためＮ型ドレイン領域６付近のゲート
酸化膜３中に仮置電子Ｑが注入蓄積され、その電荷によ
りこの不純物濃度が見かけ上濃くなったとしても、Ｎチ
ャネルＭＯＳ型半導体装置のゲートしきい値電圧が高く
なるなどの特性変動を生じることはない。
第２図（ａ）〜（ｄ）は上記実施例の一つの製法を示す
工程順序図である。まず、Ｐ型シリコン基板１上に選択
的にフィールド酸化膜２を形成しついでゲート酸化膜３
を形成する。その後ゲートしきい値電圧を設定するため
、フォトレジスト４をマスクにＮ型ドレイン領域付近以
外のチャネル領域に、第１次のＰ型イオン注入を行なう
〔第２図（ａ））、次に、フォトレジスト４′をマスク
にして残るチャネル領域に第２次のＰ型イオン注入を行
なう〔第２図（ｂ）〕。この時、第２図のＰ型イオン注
入量は第１次のＰ型イオン注入量より不純物濃度が薄く
なるように決められる。次にゲート電極５を形成しフォ
トレジスト４″をマスクとしてＮ型イオンを注入し〔第
２図（Ｃ）〕、活性化するための熱処理を行ないＮ型ソ
ース領域７およびＮ型ドレイン領域６をそれぞれ形成す
れば完成する〔第２図（ｄ）〕。なお、第１図のＰ型イ
オン注入を行う代わりに、シリコン基板１の濃度を最初
から第２濃度チャネル領域９の濃度に設定しておくこと
も可能である。このようにすると、フォトレジスト工程
とイオン注入工程をそれぞれ一工程づつ省略することが
できる。
工程順序図である。まず、Ｐ型シリコン基板１上に選択
的にフィールド酸化膜２を形成しついでゲート酸化膜３
を形成する。その後ゲートしきい値電圧を設定するため
、フォトレジスト４をマスクにＮ型ドレイン領域付近以
外のチャネル領域に、第１次のＰ型イオン注入を行なう
〔第２図（ａ））、次に、フォトレジスト４′をマスク
にして残るチャネル領域に第２次のＰ型イオン注入を行
なう〔第２図（ｂ）〕。この時、第２図のＰ型イオン注
入量は第１次のＰ型イオン注入量より不純物濃度が薄く
なるように決められる。次にゲート電極５を形成しフォ
トレジスト４″をマスクとしてＮ型イオンを注入し〔第
２図（Ｃ）〕、活性化するための熱処理を行ないＮ型ソ
ース領域７およびＮ型ドレイン領域６をそれぞれ形成す
れば完成する〔第２図（ｄ）〕。なお、第１図のＰ型イ
オン注入を行う代わりに、シリコン基板１の濃度を最初
から第２濃度チャネル領域９の濃度に設定しておくこと
も可能である。このようにすると、フォトレジスト工程
とイオン注入工程をそれぞれ一工程づつ省略することが
できる。
以上詳細に説明したように、本発明によれば、ドレイン
領域付近におけるチャネル領域の不純物濃度が通常濃度
より薄く設定されているので、ゲート酸化膜の薄膜化に
よってゲート酸化膜中へ注入蓄積された電子の負電荷に
よる部分濃度の見かけ上の変動を防止することができる
。従って、ＭＯ３型半導体装置のゲートしきい値特性に
影響が生じないよう・にすることが可能である。
領域付近におけるチャネル領域の不純物濃度が通常濃度
より薄く設定されているので、ゲート酸化膜の薄膜化に
よってゲート酸化膜中へ注入蓄積された電子の負電荷に
よる部分濃度の見かけ上の変動を防止することができる
。従って、ＭＯ３型半導体装置のゲートしきい値特性に
影響が生じないよう・にすることが可能である。
第１図は本発明をＮチャネルＭＯＳ型半導体装置に実施
した場合の一実施例を示す断面構造図、第２図（ａ）〜
（ｄ）は上記実施例の一つの製法を示す工程順序図、第
３図（ａ）〜（ｃ）は従来のＮチャネルＭＯ３型半導体
装置のチャネル領域構造を説明するための製造工程図で
ある。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４．４’、４”・・・フォト
レジスト膜、５・・・ゲート電極、６・・・Ｎ型ドレイ
ン領域、７・・・Ｎ型ソース領域、８・・・通常濃度の
第１濃度チャネル領域、９・・・通常濃度より低濃度の
第２濃度チャネル領域。
した場合の一実施例を示す断面構造図、第２図（ａ）〜
（ｄ）は上記実施例の一つの製法を示す工程順序図、第
３図（ａ）〜（ｃ）は従来のＮチャネルＭＯ３型半導体
装置のチャネル領域構造を説明するための製造工程図で
ある。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４．４’、４”・・・フォト
レジスト膜、５・・・ゲート電極、６・・・Ｎ型ドレイ
ン領域、７・・・Ｎ型ソース領域、８・・・通常濃度の
第１濃度チャネル領域、９・・・通常濃度より低濃度の
第２濃度チャネル領域。
Claims (1)
- シリコン基板と前記シリコン基板上に形成されるソース
領域、ドレイン領域およびゲート電極とを含み、前記ゲ
ート電極直下のチャネル領域の不純物濃度がドレイン領
域においてソース領域近傍の通常濃度より低濃度に設定
されていることを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258695A JPH02105467A (ja) | 1988-10-13 | 1988-10-13 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258695A JPH02105467A (ja) | 1988-10-13 | 1988-10-13 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105467A true JPH02105467A (ja) | 1990-04-18 |
Family
ID=17323812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258695A Pending JPH02105467A (ja) | 1988-10-13 | 1988-10-13 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP2006344660A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2006351562A (ja) * | 2005-06-13 | 2006-12-28 | Seiko Instruments Inc | 半導体装置 |
-
1988
- 1988-10-13 JP JP63258695A patent/JPH02105467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP2006344660A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2006351562A (ja) * | 2005-06-13 | 2006-12-28 | Seiko Instruments Inc | 半導体装置 |
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