JPH0244734A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
- Publication number
- JPH0244734A JPH0244734A JP19519688A JP19519688A JPH0244734A JP H0244734 A JPH0244734 A JP H0244734A JP 19519688 A JP19519688 A JP 19519688A JP 19519688 A JP19519688 A JP 19519688A JP H0244734 A JPH0244734 A JP H0244734A
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- JP
- Japan
- Prior art keywords
- region
- mask
- gate electrode
- forming
- mask layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、少なくともドレイン領域が、第１導電型の不
純物の濃度が相対的に高い第１の領域と相対的に低い第
２の領域とからなっているＭＩＳトランジスタの製造方
法に関するものである。
純物の濃度が相対的に高い第１の領域と相対的に低い第
２の領域とからなっているＭＩＳトランジスタの製造方
法に関するものである。
本発明は、上記の様なＭＩＳトランジスタの製造方法に
おいて、ゲート電極をマスクにして第３の領域を形成し
た後、第１の領域を形成するための第２のマスク層より
も半導体領域の表面の広がる方向へ薄い第１のマスク層
をゲート電極の少なくとも側壁部に形成してから第２の
領域を形成することによって、パンチスルー耐圧及び信
頼性の高いＭ■Ｓトランジスタを高い歩留で”Ｍ ａ
ｔ ルコとができる様にしたものである。
おいて、ゲート電極をマスクにして第３の領域を形成し
た後、第１の領域を形成するための第２のマスク層より
も半導体領域の表面の広がる方向へ薄い第１のマスク層
をゲート電極の少なくとも側壁部に形成してから第２の
領域を形成することによって、パンチスルー耐圧及び信
頼性の高いＭ■Ｓトランジスタを高い歩留で”Ｍ ａ
ｔ ルコとができる様にしたものである。
ＭＩＳトランジスタの短チヤネル化によるホットキャリ
ア効果を低減させるものとして、ＬＤＤトランジスタが
考えられている。しかし、このＬＤＤトランジスタを更
に短チャンネル化しようとすると、ドレイン領域からの
空乏層がソース領域まで到達し易く、パンチスルーが発
生し易い。
ア効果を低減させるものとして、ＬＤＤトランジスタが
考えられている。しかし、このＬＤＤトランジスタを更
に短チャンネル化しようとすると、ドレイン領域からの
空乏層がソース領域まで到達し易く、パンチスルーが発
生し易い。
この対策の一つとして、第２図に示す様なポケットＬＤ
Ｄ （ＰＬＤＤ）構造のトランジスタが提案されている
（例えば、特開昭６１−１９１０７０号公報）。
Ｄ （ＰＬＤＤ）構造のトランジスタが提案されている
（例えば、特開昭６１−１９１０７０号公報）。
このｎチャネルＰＬＤＤＩ−ランジスタではｐ型のＳｉ
基本１１上にゲート絶縁膜であるＳｉＯ□膜１２膜形２
されており、このＳｉＯ□１１Ｕ１２上に多結晶Ｓｉか
らなるゲート電極１３と５ｉＯｚからなる側壁１４とが
形成されている。またＳｉ基体ｌｌ中には、ｎ゛領域１
５とｎ−領域１６とからなるソース領域１７及びドレイ
ン領域１８が形成されている。
基本１１上にゲート絶縁膜であるＳｉＯ□膜１２膜形２
されており、このＳｉＯ□１１Ｕ１２上に多結晶Ｓｉか
らなるゲート電極１３と５ｉＯｚからなる側壁１４とが
形成されている。またＳｉ基体ｌｌ中には、ｎ゛領域１
５とｎ−領域１６とからなるソース領域１７及びドレイ
ン領域１８が形成されている。
以上までの構造は通常のＬＤＤＩ−ランジスタと同じで
あるが、ＰＬＤＤトランジスタでは、ｎ領域１６の周囲
に更にｌｌ域２１が形成されている。
あるが、ＰＬＤＤトランジスタでは、ｎ領域１６の周囲
に更にｌｌ域２１が形成されている。
従って、この様なＰＬＤＤトランジスタでは、ドレイン
領域１８からの空乏Ｎ（図示せず）の広がりがｐ−領域
２１によって抑制され、ＬＤＤトランジスタよりもパン
チスルー耐圧が高い。
領域１８からの空乏Ｎ（図示せず）の広がりがｐ−領域
２１によって抑制され、ＬＤＤトランジスタよりもパン
チスルー耐圧が高い。
ところで上述の様なＰＬＤＤトランジスタでは、ｐ−領
域２１のうちでデーｌ−電極１３直下の部分の不純物総
量が闇値電圧Ｖ７Ｈに影響を与えるが、この不純物総量
はｐ−領域２１とｎ−領域１６との夫々の拡散深さの差
によってのみ決定される。
域２１のうちでデーｌ−電極１３直下の部分の不純物総
量が闇値電圧Ｖ７Ｈに影響を与えるが、この不純物総量
はｐ−領域２１とｎ−領域１６との夫々の拡散深さの差
によってのみ決定される。
そして、これらの拡散深さはプロセス上の微妙な変動に
影響されるので、闇値電圧ＶＴ）Ｉの制御性が低く、そ
の結果、製造歩留も高くない。
影響されるので、闇値電圧ＶＴ）Ｉの制御性が低く、そ
の結果、製造歩留も高くない。
また、上記の拡散深さの変動によってゲート電極１３直
下におけるｐ”領域２１の幅が狭くなると、パンチスル
ー耐圧が低下して、ＰＬＤＤ構造の効果が低減する。
下におけるｐ”領域２１の幅が狭くなると、パンチスル
ー耐圧が低下して、ＰＬＤＤ構造の効果が低減する。
逆に、ｐ−領域２１の幅が狭くなってもパンチスルー耐
圧が低下しない様にｐ−８１域２１の不純物総量を多く
すると、闇値電圧ＶＴＨの制御性が更に低くなり、また
ｎ−領域１６の不純物総量も多くせざるを得ず、ホット
キャリア効果が大きくなって信頼性が低下する。
圧が低下しない様にｐ−８１域２１の不純物総量を多く
すると、闇値電圧ＶＴＨの制御性が更に低くなり、また
ｎ−領域１６の不純物総量も多くせざるを得ず、ホット
キャリア効果が大きくなって信頼性が低下する。
本発明によるＭＩＳＩ−ランジスタの製造方法は、第２
導電型の半導体領域１１上のゲート電極１３をマスクに
して第２導電型の不純物を含有する第３の領域２１を前
記半導体領域１１中に形成する工程と、前記ゲート電極
１３の少なくとも側壁部に第１のマスク層２２を形成し
、この第１のマスク層２２と前記ゲート電ｐｉＡ１３と
をマスクにして前記第３の領域２１中で且つ前記半導体
領域１１の表面に第２の領域１６を形成する工程と、前
記ゲート電極１３の少なくとも側壁部に前記第１のマス
ク層２２よりも前記表面の広がる方向へ厚い第２のマス
ク層１４を形成し、この第２のマスク層１４と前記ゲー
ト電極１３とをマスクにして前記半導体領域１１中に第
１の領域１５を形成する工程とを夫々具備している。
導電型の半導体領域１１上のゲート電極１３をマスクに
して第２導電型の不純物を含有する第３の領域２１を前
記半導体領域１１中に形成する工程と、前記ゲート電極
１３の少なくとも側壁部に第１のマスク層２２を形成し
、この第１のマスク層２２と前記ゲート電ｐｉＡ１３と
をマスクにして前記第３の領域２１中で且つ前記半導体
領域１１の表面に第２の領域１６を形成する工程と、前
記ゲート電極１３の少なくとも側壁部に前記第１のマス
ク層２２よりも前記表面の広がる方向へ厚い第２のマス
ク層１４を形成し、この第２のマスク層１４と前記ゲー
ト電極１３とをマスクにして前記半導体領域１１中に第
１の領域１５を形成する工程とを夫々具備している。
本発明によるＭＩＳＩ−ランジスタの製造方法では、ゲ
ート電極１３をマスクにして第３の領域２１を形成した
後、第１の領域１５を形成するための第２のマスク層１
４よりも半導体領域１１の表面の広がる方向へ薄い第１
のマスク層２２をゲート電極１３の少なくとも側壁部に
形成してから第２の領域１６を形成しているので、上記
表面の広がる方向において第３の領域２１の幅が確実に
確保される。
ート電極１３をマスクにして第３の領域２１を形成した
後、第１の領域１５を形成するための第２のマスク層１
４よりも半導体領域１１の表面の広がる方向へ薄い第１
のマスク層２２をゲート電極１３の少なくとも側壁部に
形成してから第２の領域１６を形成しているので、上記
表面の広がる方向において第３の領域２１の幅が確実に
確保される。
また、この幅が確実に確保されるので、第３の領域２１
における不純物総量が第２及び第３の領域１６．２１の
拡散深さの差には影響を受けにくい。
における不純物総量が第２及び第３の領域１６．２１の
拡散深さの差には影響を受けにくい。
〔実施例〕
以下、本発明の一実施例を第１図を参照しながら説明す
る。
る。
本実施例では、第１Ａ図に示す様に、ゲート電極１３を
マスクにしてＢ゛イオン注入してｐ領域２１をまず形成
する。
マスクにしてＢ゛イオン注入してｐ領域２１をまず形成
する。
次に、第１Ｂ図に示す様に、Ｓｉ基体ｌｌ上の全面に厚
さ５００〜１０００人程度のＳｉＯ□膜２２をＣＶＤに
よって堆積させる。なおこのＳｉｎ、膜２２は、熱酸化
によって形成してもよい。
さ５００〜１０００人程度のＳｉＯ□膜２２をＣＶＤに
よって堆積させる。なおこのＳｉｎ、膜２２は、熱酸化
によって形成してもよい。
その後、この状態でＰ−イオンを注入してｐ領域２１中
にｎ−領域１６を形成する。この時、５ｉＯｚ膜２２が
存在しているために、イオン注入に対するマスクの長さ
は、ｐ−領域２１を形成した時のマスクであるゲート電
極１３のみの長さに対して、５ｉ０２膜２２の厚さだけ
ゲート電極１３の両側へ夫々長い。
にｎ−領域１６を形成する。この時、５ｉＯｚ膜２２が
存在しているために、イオン注入に対するマスクの長さ
は、ｐ−領域２１を形成した時のマスクであるゲート電
極１３のみの長さに対して、５ｉ０２膜２２の厚さだけ
ゲート電極１３の両側へ夫々長い。
従って、ゲート電極１３下の側におけるｐ−ＦｉＪｔ域
２１域幅１．５ｉＯｚ膜２２の厚さに対応して確実に確
保される。
２１域幅１．５ｉＯｚ膜２２の厚さに対応して確実に確
保される。
次に、第１Ｃ図に示す様に、Ｓｉ基体１１上の全面に厚
さ３０００人程度のＳｉＯ□膜２３をＣＶＤによって再
び堆積させる。そして、ＳｉＯ□膜２３．２２をＲＩＥ
して、−点鎖線で示す様に、５ｉＯｚ膜２２．２３から
なる側壁１４を形成する。
さ３０００人程度のＳｉＯ□膜２３をＣＶＤによって再
び堆積させる。そして、ＳｉＯ□膜２３．２２をＲＩＥ
して、−点鎖線で示す様に、５ｉＯｚ膜２２．２３から
なる側壁１４を形成する。
次に、第１Ｄ図に示す様に、ゲート電極１３と側壁１４
とをマスクにしてＰ−イオンを注入してｎ″領域１５を
形成する。
とをマスクにしてＰ−イオンを注入してｎ″領域１５を
形成する。
本発明によるＭＩＳＩ−ランジスタの製造方法では、半
導体領域の表面の広がる方向において第３の領域の幅が
確実に確保されるので、パンチスルー耐圧が高い。
導体領域の表面の広がる方向において第３の領域の幅が
確実に確保されるので、パンチスルー耐圧が高い。
また、上記の幅が確実に確保されるので、パンチスルー
耐圧を大幅には低下させることなく第３の領域における
不純物総量を少なくすることができ、しかもこの不純物
総量が第２及び第３の領域の拡散深さの差には影否を受
けにくいので、闇値電圧ＶＴＨの制御性が高く、製造歩
留が高い。
耐圧を大幅には低下させることなく第３の領域における
不純物総量を少なくすることができ、しかもこの不純物
総量が第２及び第３の領域の拡散深さの差には影否を受
けにくいので、闇値電圧ＶＴＨの制御性が高く、製造歩
留が高い。
また、第３の領域における不純物総量を少なくすること
ができるので、第２の領域における不純物総量も少なく
することができ、ホットキャリア効果が小さく、信頼性
が高い。
ができるので、第２の領域における不純物総量も少なく
することができ、ホットキャリア効果が小さく、信頼性
が高い。
である。
Claims (1)
- 【特許請求の範囲】 少なくともドレイン領域が、第１導電型の不純物の濃度
が相対的に高い第１の領域と相対的に低い第２の領域と
からなっているＭＩＳトランジスタの製造方法において
、 第２導電型の半導体領域上のゲート電極をマスクにして
第２導電型の不純物を含有する第３の領域を前記半導体
領域中に形成する工程と、 前記ゲート電極の少なくとも側壁部に第１のマスク層を
形成し、この第１のマスク層と前記ゲート電極とをマス
クにして前記第３の領域中で且つ前記半導体領域の表面
に前記第２の領域を形成する工程と、 前記ゲート電極の少なくとも側壁部に前記第１のマスク
層よりも前記表面の広がる方向へ厚い第２のマスク層を
形成し、この第２のマスク層と前記ゲート電極とをマス
クにして前記半導体領域中に前記第１の領域を形成する
工程とを夫々具備するＭＩＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19519688A JPH0244734A (ja) | 1988-08-04 | 1988-08-04 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19519688A JPH0244734A (ja) | 1988-08-04 | 1988-08-04 | Ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244734A true JPH0244734A (ja) | 1990-02-14 |
Family
ID=16337051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19519688A Pending JPH0244734A (ja) | 1988-08-04 | 1988-08-04 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244734A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
| US7223663B2 (en) | 2003-12-27 | 2007-05-29 | Dongbu Electronics Co., Ltd. | MOS transistors and methods of manufacturing the same |
| JP2007214503A (ja) * | 2006-02-13 | 2007-08-23 | Yamaha Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-04 JP JP19519688A patent/JPH0244734A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7223663B2 (en) | 2003-12-27 | 2007-05-29 | Dongbu Electronics Co., Ltd. | MOS transistors and methods of manufacturing the same |
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
| JP2007214503A (ja) * | 2006-02-13 | 2007-08-23 | Yamaha Corp | 半導体装置の製造方法 |
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