JPH02105566A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPH02105566A JPH02105566A JP63258522A JP25852288A JPH02105566A JP H02105566 A JPH02105566 A JP H02105566A JP 63258522 A JP63258522 A JP 63258522A JP 25852288 A JP25852288 A JP 25852288A JP H02105566 A JPH02105566 A JP H02105566A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体装置に関し、特にＣＭＯ８半導体
装置に関する。
装置に関する。
従来のＣＭＯ３半導体装置は第２図に示すように、シリ
コン基板表面に基板と逆導電型の不純物を拡散してウェ
ル（１８）を形成し、シリコン基板表面の前記ウェルを
形成していない領域に基板と逆導電型のトランジスタ、
前記ウェルを形成している領域に基板と同一導電型のト
ランジスタを形成するようになっていた。
コン基板表面に基板と逆導電型の不純物を拡散してウェ
ル（１８）を形成し、シリコン基板表面の前記ウェルを
形成していない領域に基板と逆導電型のトランジスタ、
前記ウェルを形成している領域に基板と同一導電型のト
ランジスタを形成するようになっていた。
しかしながら上述した従来の構造では、基板と逆導電型
のトランジスタの基板電位はすべて同じとなっているた
め、基板に対して拡散層接合が順方向に電圧がかかる場
合、基板電流が流れ、そのことにより基板の電位が揺ら
いだり、メモリセルのデータが破壊したり、０ＭＯ３特
有のラッチアラ１現象が生ずるという欠点があった。ま
た基板電位をかえて、ジャンクション容量を軽減したり
、表面不純物濃度をあげずにトランジスタを高性能化し
たい場合においても異なる基板電位を、基板と逆導電型
のトランジスタに対して与えられないという欠点があっ
た。
のトランジスタの基板電位はすべて同じとなっているた
め、基板に対して拡散層接合が順方向に電圧がかかる場
合、基板電流が流れ、そのことにより基板の電位が揺ら
いだり、メモリセルのデータが破壊したり、０ＭＯ３特
有のラッチアラ１現象が生ずるという欠点があった。ま
た基板電位をかえて、ジャンクション容量を軽減したり
、表面不純物濃度をあげずにトランジスタを高性能化し
たい場合においても異なる基板電位を、基板と逆導電型
のトランジスタに対して与えられないという欠点があっ
た。
第３図は上記基板電流が流れる場合の一例を示した入力
保護回路である。入力にＧＮＤレベルより低い雑音が入
った場合、拡散層の接合が順方向になり基板に電流が流
れることになる。
保護回路である。入力にＧＮＤレベルより低い雑音が入
った場合、拡散層の接合が順方向になり基板に電流が流
れることになる。
本発明の目的は安定動作可能で性能の優れた相補型半導
体装置を提供することにある。
体装置を提供することにある。
本発明の相補型半導体装置は、第１導電型半導体基板と
その上に形成された第２導電型エピタキシャル層との境
界領域にそれぞれ選択的に設けられた高濃度第１導電型
埋込層及び高濃度第２導電型埋込層をそれぞれ底面とす
る第２の第１導電型ウェル及び第１の第１導電型ウェル
を有し、それぞれの前記ウェルに第２導電型のトンジス
タが設けられているというものである。
その上に形成された第２導電型エピタキシャル層との境
界領域にそれぞれ選択的に設けられた高濃度第１導電型
埋込層及び高濃度第２導電型埋込層をそれぞれ底面とす
る第２の第１導電型ウェル及び第１の第１導電型ウェル
を有し、それぞれの前記ウェルに第２導電型のトンジス
タが設けられているというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例をその製造工
程に沿って説明するための半導体チップの断面図である
。
程に沿って説明するための半導体チップの断面図である
。
第１図（ａ＞に示すように、例えばＰ型シリコン基板１
上に酸化シリコン膜２を厚さ５０ｎｍ成長し、しかる後
ホトレジストマスク３−１を設けて、シリコン基板表面
にＮ型不純物領域４を例えばヒ素の選択的イオン注入に
より形成する。注入条件は、ドース量１．ＯＸ １０
ｌ６ｃｍ−２、加速電圧１００ｋＶである。
上に酸化シリコン膜２を厚さ５０ｎｍ成長し、しかる後
ホトレジストマスク３−１を設けて、シリコン基板表面
にＮ型不純物領域４を例えばヒ素の選択的イオン注入に
より形成する。注入条件は、ドース量１．ＯＸ １０
ｌ６ｃｍ−２、加速電圧１００ｋＶである。
次に第１図（ｂ）に示すように、ホトレジストマスク３
−２を設けて、シリコン基板表面にＰ型不純物領域５を
例えばボロンの選択的イオン注入により形成する。注入
条件は、ドース量５×５０”ｃｍ−２、加速電圧５０ｋ
Ｖである。
−２を設けて、シリコン基板表面にＰ型不純物領域５を
例えばボロンの選択的イオン注入により形成する。注入
条件は、ドース量５×５０”ｃｍ−２、加速電圧５０ｋ
Ｖである。
しかる後第１図（Ｃ）に示すように、酸化シリコン膜２
を除去した後、全面にシリコンのＮ型エピタキシャル層
６を成長させる。
を除去した後、全面にシリコンのＮ型エピタキシャル層
６を成長させる。
次に第１図（ｄ）に示すように、エピタキシャル層表面
に酸化シリコン膜７を形成し、ホトレジストマスク３−
３を設けて、基板と同一導電型の不純物、例えばボロン
を選択的にイオン注入し、高濃度Ｎ型埋込層４′、高濃
度Ｐ型埋込層５′を底として有する第１のＰウェルと第
２のＰウェル９を形成する。このとき第１のＰウェル８
は高濃度Ｎ型埋込層４′とＮ型エピタキシャル層６に囲
まれているのでＰ型シリコン基板１と電気的に絶縁され
ているが、第２のＰウェル９は高濃度Ｐ型埋込層５′に
よりＰ型シリコン基板１と電気的に接続されることにな
る。
に酸化シリコン膜７を形成し、ホトレジストマスク３−
３を設けて、基板と同一導電型の不純物、例えばボロン
を選択的にイオン注入し、高濃度Ｎ型埋込層４′、高濃
度Ｐ型埋込層５′を底として有する第１のＰウェルと第
２のＰウェル９を形成する。このとき第１のＰウェル８
は高濃度Ｎ型埋込層４′とＮ型エピタキシャル層６に囲
まれているのでＰ型シリコン基板１と電気的に絶縁され
ているが、第２のＰウェル９は高濃度Ｐ型埋込層５′に
よりＰ型シリコン基板１と電気的に接続されることにな
る。
次に、第１図（ｅ）に示すように、通常の選択酸化法に
よりフィールド酸化膜１０を形成し、多結晶シリコンを
成長させ３パターニングを行なって多結晶シリコンゲー
ト１１−１．・・・を形成する。
よりフィールド酸化膜１０を形成し、多結晶シリコンを
成長させ３パターニングを行なって多結晶シリコンゲー
ト１１−１．・・・を形成する。
次に、第１図（ｆ）に示すように、ホトレジストマスク
３−４を設けて基板と逆導電型の不純物例えばヒ素を注
入して、ＮチャネルＭＯ９）ランジスタのソース・トレ
イン領域となるＮ＋拡散層１２−１．・・・及び、エピ
タキシャルシリコン層の電極引出し領域となるＮ＋拡散
層１３を形成する。
３−４を設けて基板と逆導電型の不純物例えばヒ素を注
入して、ＮチャネルＭＯ９）ランジスタのソース・トレ
イン領域となるＮ＋拡散層１２−１．・・・及び、エピ
タキシャルシリコン層の電極引出し領域となるＮ＋拡散
層１３を形成する。
次に、第１図（ｇ）に示すように、ホトレジストマスク
３−５を設けて基板と同一導電型の不純物例えばボロン
を注入してＰチャネルＭＯ８）−ランジスタのソース・
トレイン領域となるＰ＋拡散層１４−１．１４−２及び
第２のＰウェル８の電極引出し領域となるＰ＋拡散層１
５を形成する。
３−５を設けて基板と同一導電型の不純物例えばボロン
を注入してＰチャネルＭＯ８）−ランジスタのソース・
トレイン領域となるＰ＋拡散層１４−１．１４−２及び
第２のＰウェル８の電極引出し領域となるＰ＋拡散層１
５を形成する。
しかる後第１図（ｈ）に示すように、層間絶縁膜例えば
ＣＶＤ酸化膜１６を形成し、コンタクトをあけアルミニ
ウム配線１７を施すことにより、目的とする構造を得る
。
ＣＶＤ酸化膜１６を形成し、コンタクトをあけアルミニ
ウム配線１７を施すことにより、目的とする構造を得る
。
なお、高濃度Ｎ型埋込層４′の濃度は約１．０ Ｘｌ
（） １９ｃ、−３、厚さは約２．０μｍ、高濃度Ｐ型
埋込層５′の濃度は約５．ＯＸ １０ ”ｃｍ−’、厚
さは約１．５μｍである。
（） １９ｃ、−３、厚さは約２．０μｍ、高濃度Ｐ型
埋込層５′の濃度は約５．ＯＸ １０ ”ｃｍ−’、厚
さは約１．５μｍである。
この実施例はＰ型シリコン基板を例にしたが、これをｎ
型シリコン基板に対しても同様であり、また第１図（ｄ
）の工程のあと第１図（ｄ′）で示すように基板と逆導
電型の不純物例えばリンを第１のＰウェル８の周囲に注
入してＮウェル１８を形成することにより、第１のＰウ
ェル８の電気的絶縁分離をさらに確実にできるとともに
、ＰチャネルＭＯＳトランジスタのしきい電圧を調整す
ることも可能である。
型シリコン基板に対しても同様であり、また第１図（ｄ
）の工程のあと第１図（ｄ′）で示すように基板と逆導
電型の不純物例えばリンを第１のＰウェル８の周囲に注
入してＮウェル１８を形成することにより、第１のＰウ
ェル８の電気的絶縁分離をさらに確実にできるとともに
、ＰチャネルＭＯＳトランジスタのしきい電圧を調整す
ることも可能である。
第１．第２のＰウェルは互いに電気的に絶縁されている
ので、相互干渉が防止され、それぞれのバイアス電圧（
基板電位）を同じにしなくてもよいので、高性能化が可
能となる。
ので、相互干渉が防止され、それぞれのバイアス電圧（
基板電位）を同じにしなくてもよいので、高性能化が可
能となる。
以上説明したように本発明は、基板と電気的に絶縁され
た、基板と同一導電型の第１のウェルが形成されている
ため、第１のウェルに流れる電流が基板電流とならない
ため、基板の電位が揺らぐという事もなく安定した動作
が可能となり、また基板と逆導電型のトランジスタの基
板電位をかえる事も可能となり部分的にトランジスタを
高性能化することも可能になる効果がある。
た、基板と同一導電型の第１のウェルが形成されている
ため、第１のウェルに流れる電流が基板電流とならない
ため、基板の電位が揺らぐという事もなく安定した動作
が可能となり、また基板と逆導電型のトランジスタの基
板電位をかえる事も可能となり部分的にトランジスタを
高性能化することも可能になる効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例をその製造工
程に沿って説明するための半導体チップの断面図、第１
図（ｄ）は一実施例の変形を説明するための半導体チッ
プの断面図、第２図は従来のＣＭＯ８半導体装置を示す
半導体チップの断面図、第３図は基板に対して拡散層接
合が順方向になり基板電流が流れる場合の一例を示す入
力保護回路の回路図である。 １・・・Ｐ型シリコン基板、２，７・・・酸化シリコン
膜、３−１〜３−５・・・ホトレジストマスク、４・・
・Ｎ型不純物拡散領域、４′・・・高濃度Ｎ型埋込層、
・・・Ｐ型不純物拡散領域、５′・・・高濃度Ｐ型埋込
層、６・・・Ｎ型エピタキシャル層、８・・・第１のＰ
ウェル、９・・・第２のＰウェル、１０・・・フィール
ド酸化膜、１１−１〜１１−３・・・多結晶シリコンゲ
ート、１２−１〜１２−４．１３・・・Ｎ＋拡散層、１
４−１．１４−２．１５・・・Ｐ＋拡散層、１６・・・
ＣＶＤ酸化膜、１７・・・アルミニウム配線、１８・・
・Ｎウェル、Ｔ ｒ １ 、 Ｔ ｒ ３・・・Ｎチャ
ネルＭＯＳトランジスタ、Ｔｒ２・・・ＰチャネルＭＯ
Ｓトランジスタ。
程に沿って説明するための半導体チップの断面図、第１
図（ｄ）は一実施例の変形を説明するための半導体チッ
プの断面図、第２図は従来のＣＭＯ８半導体装置を示す
半導体チップの断面図、第３図は基板に対して拡散層接
合が順方向になり基板電流が流れる場合の一例を示す入
力保護回路の回路図である。 １・・・Ｐ型シリコン基板、２，７・・・酸化シリコン
膜、３−１〜３−５・・・ホトレジストマスク、４・・
・Ｎ型不純物拡散領域、４′・・・高濃度Ｎ型埋込層、
・・・Ｐ型不純物拡散領域、５′・・・高濃度Ｐ型埋込
層、６・・・Ｎ型エピタキシャル層、８・・・第１のＰ
ウェル、９・・・第２のＰウェル、１０・・・フィール
ド酸化膜、１１−１〜１１−３・・・多結晶シリコンゲ
ート、１２−１〜１２−４．１３・・・Ｎ＋拡散層、１
４−１．１４−２．１５・・・Ｐ＋拡散層、１６・・・
ＣＶＤ酸化膜、１７・・・アルミニウム配線、１８・・
・Ｎウェル、Ｔ ｒ １ 、 Ｔ ｒ ３・・・Ｎチャ
ネルＭＯＳトランジスタ、Ｔｒ２・・・ＰチャネルＭＯ
Ｓトランジスタ。
Claims (1)
- 第１導電型半導体基板とその上に形成された第２導電型
エピタキシャル層との境界領域にそれぞれ選択的に設け
られた高濃度第１導電型埋込層及び高濃度第２導電型埋
込層をそれぞれ底面とする第２の第１導電型ウェル及び
第１の第１導電型ウェルを有し、それぞれの前記ウェル
に第２導電型のトンジスタが設けられていることを特徴
とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258522A JPH02105566A (ja) | 1988-10-14 | 1988-10-14 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258522A JPH02105566A (ja) | 1988-10-14 | 1988-10-14 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105566A true JPH02105566A (ja) | 1990-04-18 |
Family
ID=17321381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258522A Pending JPH02105566A (ja) | 1988-10-14 | 1988-10-14 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
| JP2009144660A (ja) * | 2007-12-17 | 2009-07-02 | Toyota Boshoku Corp | エアダクト |
| US8082906B2 (en) | 2007-12-07 | 2011-12-27 | Toyota Boshoku Kabushiki Kaisha | Air duct for engine |
-
1988
- 1988-10-14 JP JP63258522A patent/JPH02105566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
| US8082906B2 (en) | 2007-12-07 | 2011-12-27 | Toyota Boshoku Kabushiki Kaisha | Air duct for engine |
| JP2009144660A (ja) * | 2007-12-17 | 2009-07-02 | Toyota Boshoku Corp | エアダクト |
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