JPH02105725A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、可変速再生が可能なディジタルビデオテープ
レコーダ（ＶＴＲ）等に用いて好適なＰＬＬ回路に関す
る。

Ｂ０発明の概要 本発明は、電圧制御発振器（ＶＣＯ）とチャージポンプ
型位相比較器とを備えたＰＬＬ回路において、上記位相
比較器の出力端に電流出力型演算増幅器から電流を供給
することにより上記ｖＣＯの中心周波数を設定するとと
もに、上記位相比較器へ供給される入力信号が有るとき
には上記電流出力型演算増幅器の出力端が上記位相比較
器の出力端から切り離なされるようにすることによって
、ディジタルＶＴＲの可変速再生時のように間欠的な入
力信号が供給されるときにも位相誤差のない出力信号を
得ることができるようにしたものである。

Ｃ４従来の技術 従来、ディジタルＶＴＲ等で使用されるビットクロック
再生用のＰＬＬ回路は、位相比較器としてチャージポン
プ型のものを用いたものが一般的である。すなわち、チ
ャージポンプ型位相比較器は、高い変換利得を得ること
ができるとともに、構成上極めて容易に出力電圧をホー
ルドすることができるという特長を有しており、入力さ
れるディジタルデータが同一符号で連続する場合や、ド
ロップアウト等により長時間にわたってタイミング成分
が抽出できない場合においても有効に機能するからであ
る。

このチャージポンプ型位相比較器を用いた従来のＰＬＬ
回路の構成を第４図に示す。

この第４図において、従来のＰＬＬ回路４０は、パルス
整形回路４２．チャージポンプ型位相比較器４３．制御
電圧形成用のコンデンサ４４．中心周波数設定用の可変
電圧ａ５０および抵抗４５゜バッファ回路４６．ループ
フィルタ４７．電圧制御発振器（ＶＣＯ）４８等により
構成されている。

上記第４図において、入力端子４１には、例えばディジ
タルビデオ信号等のデータが入力信号として供給される
。この入力１３号は上記パルス整形回路４２を介してチ
ャージポンプ型位相比較器４３の一方の入力端ｔこ供給
される。また、この位相比較器４３の他方の入力端子に
は上記ＶＣ０４８の出力信号が供給される。上記位相比
較器４３の出力端は、上記コンデンサ４４を介して接地
されているとともに、上記バッファ回路４６と上記ルー
プフィルタ４７とを介して上記ＶＣＯ４８に接続されて
いる。また、上記コンデンサ４４と上記バッファ回路４
６との接続Ｉ飄には、上記可変電圧源５０から上記抵抗
４５を介して所定の直流電圧が印加されるようになって
いる。

このような構成の上記Ｐ　Ｌ　Ｌ回路４０では、上記位
相比較器４３において、上記パルス整形回路４２を介し
て供給される入力信号と上記ＶＣ○４８の出力信号との
位相が比較され、その位相差に応した誤差電流が形成さ
れる。この誤差電流により上記コンデンサ４４が充放電
され、上記ｖｃ。

４日を上記入力信号の周波数および位相に追従させるよ
うな制御電圧が形成される。この制’＋８電圧は上記可
変電圧ａ５０にて与えられる直流電圧を中心として上記
バッファ回路４６に与えられ、上記ループフィルタ４７
を介して上記ＶＣ０４Ｂに供給される。上記ＶＣＯ４８
は、上記制御電圧に応じた周波数および位相で発振し、
上記入力信号の周波数および位相と一致した出力信号を
形成して出力端子４９から出力する。

このＰＬＬ回路４０におイテ、上記ＶＣ０４Ｂの中心周
波数は、上述のように上記可変電圧源５０の電圧により
設定される。そして、例えばディジタルＶＴＲの可変速
再生時などにおいて、再生ヘッドがガートバンドや逆ア
ジマストラックを横切るときに入力信号が無くなるため
に、途切れ途切れの間欠的な入力信号が上記位相比較器
４３に供給されるようなときでも、上記可変電圧源５０
の電圧が再生スピードに応じて適宜可変されて上記ＶＣ
０４Ｂに供給されることによって、上記■Ｃ０４８の発
振周波数が不定となるのが防止される。

Ｄ０発明が解決しようとする課題 しかし、このような従来のＰＬＬ回路４０は、上述のデ
ィジタルＶＴＲの可変速再生時のように間欠的な人力信
号が供給されるときには出力信号に位相誤差を生じ易い
という問題点がある。

すなわち、上記ＰＬＬ回路４０では、上述のように可変
速再生時における上記ＶＣ０４Ｂの発振周波数の中心が
上記可変電圧ａ５０の電圧により設定されるので、上記
ＶＣ０４８の温度特性等によって上記可変電圧源５０の
電圧に対する上記ＶＣ０４８の発振周波数の関係が変化
すると、上記ＶＣ０４Ｂからの出力信号に位相誤差を生
じてしまい、大幅なエラーの増大を招くことになってし
まった。

そこで、本発明は、上述の如き実情に鑑みて、上記可変
速再生時のように間欠的な入力信号が供給されるときに
位相誤差のない出力信号を得ることができるようにした
新規な構成のＰＬＬ回路の提供を目的としている。

Ｅ１課題を解決するための手段 本発明に係るＰＬＬ回路は、上述の目的を達成するため
に、電圧制御発振器と、入力信号と上記電圧制御発振器
の出力信号との位相を比較するチャージポンプ型位相比
較器とを備え、上記位相比較器の出力信号に応じて上記
電圧制御発振器から出力信号を出力するＰＬＬ回路にお
いて、上記位相比較器の出力端が一方の入力端および出
力端に接続されるとともに所定電圧が他方の入力端に与
えられる電流出力型演算増幅器と、上記位相比較器へ供
給される入力信号の有無を検出する検出回路と、上記検
出回路の出力に応じて上記電流出力型演算増幅器の出力
端を上記位相比較器の出力端から切り離す制御回路とを
設け、上記位相比較器へ供給される入力信号が有るとき
には上記制御回路の制御により上記電流出力型演算増幅
器の出力端が上記位相比較器の出力端から切り離なされ
ることを特徴とする。

Ｆ１作用 本発明に係るＰＬＬ回路では、ｖＣＯの発振周波数の中
心を定める手段として電流出力型演算増幅器を用いて、
チャージポンプ型位相比較器の出力端の電圧と所定電圧
との差に応じた電流を上記演算増幅器から上記位相比較
器の出力端に供給する。このため、上記所定電圧によっ
て設定される中心周波数で上記■ＣＯが発振して、上記
位相比較器に供給される入力信号が無いときに上記■Ｃ
Ｏの発振周波数が不定となるのが防止される。

そして、上記位相比較器へ供給される入力信号が有るこ
とが検出回路にて検出されると、制御回路が上記演算増
幅器の出力端を上記位相比較器の出力端から切り離す。

このため、上記入力信号と上記ｖＣＯの出力信号との位
相誤差に応じた上記位相比較器の出力により上記■ＣＯ
の発振周波数が制御され、上記入力信号の周波数および
位相に正確に追従した出力信号が得られる。

Ｇ、実施例 以下、本発明の一実施例として、可変速再生が可能なデ
ィジタルＶＴＲのビットクロック生成に用いられるＰＬ
Ｌ回路に本発明を適用したものについて図面を参照なが
ら詳細に説明する。

第１図は、本発明を適用したＰＬＬ回路１の構成を示す
ブロック図である。この第１図において、上記ＰＬＵ回
路１は、前記第４図を用いて説明した従来のＰＬＬ回路
４０におけるパルス整形回路４２、チャージポンプ型位
相比較器４３．制御電圧形成用のコンデンサ４４．バッ
ファ回路４６゜ループフィルタ４７およびＶＣ０４Ｂに
それぞれ対応する、パルス整形回路１２．チャージポン
プ型位相比較器１３．制御電圧形成用のコンデンサ１４
、バッファ回路１６．ループフィルタ１７およびＶＣＯ
１８を有している。

上記第１図において２で示されるのが入力端子であり、
この入力端子２にはディジタルビデオ信号が入力信号と
して供給される。このディジタルビデオ信号がイコライ
ザ回路３により最適波形化された後、コンパレータ回路
４によりハイ（Ｈ）レベルおよびロー（Ｌ）レベルにて
示される２値化データに変換されて上記パルス整形回路
１２に供給される。また、この２値化データは再生デー
タとしてデータ出力端子５から出力される。

上記従来のＰＬＬ回路４０と同様に、上記位相比較器１
３では上記パルス整形回路１２を介して供給された入力
信号と上記ＶＣＯ１８の出力信号との位相が比較され、
その位相誤差に応じて形成された誤差電流により上記コ
ンデンサ１４が充放電されて制御電圧が形成される。上
記ＶＣ０１Ｂは上記制御電圧に応じて上記入力信号の周
波数および位相と一致した出力信号を形成し、上記デー
タ出力端子５から出力される再生データのピットクロッ
クとして出力端子６から出力する。

さらに、上記ＰＬＬ回路１においては、上記位相比較器
１３の出力端に、所定の利得Ａを有する演算回路２１と
この演算回路２１の出力が供給される電圧電流変換回路
２２とからなる電流出力型演算増幅器２０の出力端子２
４が接続されている。

上記演算増幅、？５２０の演算回路２１は、一方の入力
端子２５に上記バッファ回路１６の出力端が接続され、
他方の入力端子２６に可変電圧源２７からディジタルＶ
ＴＲの再生スピードに応じて可変される所定の直流電圧
が印加されるようになっている。上記電圧電流変換回路
２２は制御端子２８に接続され、この制御端子２８がス
イッチ回路Ｓ２．抵抗Ｒ１およびスイッチ回路Ｓ２から
なる直列接続回路と、抵抗Ｒ２およびスイッチ回路Ｓ３
からなる直列接続回路とをそれぞれ介して接地されてい
る。

上記各スイッチ回路Ｓ＋、Ｓｚ、Ｓａのうち、第１のス
イッチ回路Ｓ１には、上記イコライザ回路３の出力端に
入力端が接続されたエンベロープ検波回路３１の出力端
からコンパレータ３２とインバータ回路３３とを介して
オン／オフの制御信号が供給される。また、上記第２の
スイッチ回路Ｓ２には、各端子３４．３５に各否定入力
端が接続されているＯＲ回路３６の出力端からオン／オ
フの制御信号が供給される。さらにまた、上記第３のス
イッチ回路Ｓ、には、端子３７に入力端が接続されたイ
ンバータ回路３８の出力端からオン／オフの制御信号が
供給される。これらスイッチ回路Ｓ、、Ｓ２．Ｓ、は、
上記制御信号がハイ（Ｈ）レベルのときにオンし、ロー
（Ｌ）レベルのときにオフするようになっている。

このような構成のＰＬＬ回路１において、所定の利得Ａ
を有する上記ｆＡ算増幅器２０は、上記演算回路２１に
より上記バッファ回路１６の出力電圧と上記可変電圧源
２７の電圧との差に応した出力電圧を形成する。この出
力電圧は、上記電圧電流変換回路２２により電流に変換
され上記出力端子２４から出力される。このときの上記
電圧電流変換回路２２の変換利得ｇｍは、上記制御端子
２８に与えられる信号のレベルに応じて例えば逆比例す
るように制御される。このため、上記演算増幅器２０全
体としての利得Ｃｍは、上記制御端子２８に与えられる
信号のレベルに応じてＣＧｍ＝ＡＸｇｍ）とされる。

すなわち、上記演算増幅器２ｏは、上記制御入力端子２
８に接続された上記スイッチ回路ｓ１並びに上記スイッ
チ回路Ｓ２、あるいは上記スイッチ回路Ｓ３がオンのと
きには、上記制御入力端子２８が上記抵抗Ｒ５あるいは
上記抵抗Ｒ２を介して接地されて、それぞれ上記各抵抗
ＲＩ、Ｒｔの値により定まる所定の利得Ｇ　ｍ　ｌ、　
Ｇ　ｍ　ｚで動作する。

また、この演算増幅器２ｏは、上記スイッチ回路Ｓ、あ
るいは上記スイッチ回路Ｓ’ｓ並びに上記スイッチ回路
Ｓ、がオフのときには、上記制御入力端子２８が開放さ
れ、前述したように上記制御入力端子２８に与えられる
信号のレベルに逆比例するように上記電圧電流変換回路
２２の利得ｇｍが制御されて（ｇｍ＝ｏ）となり、これ
により、全体の利得Ｇｍも［Ｇｍ−０３となる。

つまり、上記演算増幅器２ｏは、第３図に示すように上
記電圧電流変換回路２２を等価的にＮＰＮ型トランジス
タ２３として表現しても良く、この第３図に示す等価回
路から容易に理解できるように、上記制御入力端子２８
が開放されているときには、上記電圧電流変換回路２２
と等価なトランジスタ２３がヘースに供給される電圧に
無関係にオフとなるので、上記コンデンサ１４からの抵
抗が等価的に無限大となり、上記出力端子２４が上記位
相比較器１３の出力端から切り離された状態となる。

次に、ディジタルＶＴＲの各状態における上記ＰＬＬ回
路１の動作を説明する。上記端子３４には、通常速度再
生時にハイ（Ｈ）レベルとなり、可変速再生時にロー（
Ｌ）レベルとなる信号が供給される。上記端子３５には
、電源電圧投入時から所定期間ロー（Ｌ）レベルとなる
信号が供給される。上記端子３７には、例えば急、激な
符号誤りの増加等により検出されるこのＰＬＬ回路１の
凝似ロック状態に対応してロー（Ｌ）レベルとなる信号
が供給される。

通常速度再生時においては、上記各端子３４３７に供給
されるハイ（Ｈ）レベルの信号により上記ＯＲ回路３６
やインバータ回路３８を介して上記各スイッチ回路Ｓｚ
、Ｓｓにロー（Ｌ）レベルの制御信号が供給されるため
、これらスイッチ回路Ｓｔ、Ｓｓがオフとなる。このた
め、上記演算増幅器２０の制御入力端子２８が開放され
て、上記演算増幅器２０の出力端子２４が上記位相比較
器１３の出力端から切り離された状態となる。

これにより、上記ｖｃｏｉａは、上記入力信号と上記Ｖ
ＣＯ１Ｂの出力信号との位相誤差に応じて上記位相比較
器１３から出力される誤差電流が上記コンデンサ１４に
充放電されて形成される制御電圧に応じて発振し、上記
入力信号の周波数および位相に正確に追従した出力信号
を生成する。その上、上記演算増幅器２０が上記位相比
較器１３の出力端から切り離された状態となるために、
上記コンデンサ１４から上記演算増幅器２０への放電が
ないので、このＰＬＬ回路１のホールド特性が充分に確
保されるとともに、ループゲインを大きくすることがで
きる。

可変速再生時においては、上記端子３４に供給されるロ
ー（Ｌ）レベルの信号により上記ＯＲ回路３６を介して
上記スイッチ回路Ｓ２にハイ（Ｈ）レベルの制御信号が
供給されるため、このスイッチ回路Ｓｔはオンとなる。

また、上記端子３７に供給されるハイ（Ｈ）レベルの信
号により、上記スイッチ回路Ｓ、はオフである。そして
、この可変速再生時においては、ディジタルＶＴＲの再
生スピードに応じて上記入力端子２に与えられる間欠的
な入力信号と同様の第２図に（ａ）にて示すような信号
が上記イコライザ回路３から出力される。このイコライ
ザ回路３の出力信号は、上記エンベロープ検波回路３１
によりエンベロープ検出が行われて上記入力信号の有無
に応じた第２図に（ｂ）にて示すような信号となる。上
記コンパレータ３２は、所定のレベル（ｌｅｖＡ）で上
記エンベロープ検波回路３１の出力信号のレベル検出を
行うことにより、第２図に（Ｃ）にて示すように上記入
力信号が有るときにはハイ（Ｈ）レベルとなりそれが無
いときにはロー（Ｌ）レベルとなる信号を形成する。こ
のコンパレータ３２の出力信号は、上記インバータ回路
３３により第２図に（ｄ）にて示すように反転され上記
スイッチ回路Ｓｌに制御信号として供給される。この制
御信号により、上記スイッチ回路Ｓ１は、上記入力信号
が有るときにはオフとなり、それが無いときにはオンと
なる。

したがって、この可変速再生時においては、上記入力端
子２に供給される入力信号が有るときには、上記スイッ
チ回路ＳＩがオフとなるので、上記演算増幅器２０の制
御入力端子２８が開放され、上述した通常速度再生時と
同様に、上記演算増幅器２０の出力端子２４が上記位相
比較器１３の出力端から切り離された状態となる。この
ため、上述のように上記ＶＣ０１Ｂからは、上記入力信
号の周波数および位相に正確に追従した出力信号が出力
される。

また、この可変速再生時において上記入力信号が無いと
きには、上記各スイッチ回路Ｓｌ、３ｇがオンとなるの
で、上記演算増幅器２０の制御入力端子２８が上記抵抗
Ｒ，を介して接地される。

このため、上記演算増幅器２０は、上記抵抗Ｒ。

の値で定まる所定の利得Ｇｍ＋で動作して、上記バッフ
ァ回路１６の出力電圧が上記可変電圧ａ２７の電圧と等
しくなるまで上記位相比較器１３の出力段に設けられた
コンデンサＩ４に上記出力端子２４から電流を供給する
。なお、このときの可変電圧源２７の電圧は上述のよう
に再生スピードに応じた所定のものとされている。この
ため、上記バッファ回路１６の出力電圧すなわち上記Ｖ
Ｃ０１Ｂに供給される制御電圧が上記可変電圧源２７の
電圧と等しくなるように上記コンデンサ１４の電圧が強
制的に引き込まれ、上記可変電圧源２７の電圧によって
設定される中心周波数で上記ＶＣＯ１Ｂが発振して、上
記位相比較器１３に供給される入力信号が無いときに上
記ＶＣ０１８の発振周波数が不定となるのが防止される
。

なお、このＰＬＬ回路１において、例えば上記ＯＲ回路
３６を３人力ものとして上記インバータ回路３３からの
制御信号が供給されるようにすることにより、上記スイ
ッチ回路Ｓ！に上記スイッチ回路Ｓ１の動作を含ませる
ことができる。

このように、可変速再生時のように間欠的な入力信号が
供給されるときにおいても、上記入力信号が有るときに
は上記位相比較器１３の出力端から上記演算増幅器２０
の出力端子２４を切り離すことによって、例えば上記Ｖ
Ｃ０１Ｂの温度特性等によって上記可変電圧源２７の電
圧に対する上記ｖｃｏｉｓの発振周波数の関係が変化し
ていたとしても、上記ＶＣ０１８から位相誤差のない出
力信号を得ることができる。すなわち、このようなとき
には、例えば第２図に（ｅ）にて示すように、上記入力
信号が無いときには上記可変電圧源２７の電圧により設
定されるために位相誤差のない出力信号の得られる正し
いレベル（ｌｅｖＢ）と異なる所定のレベル（ＩｅｖＣ
）の制御電圧が上記ＶＣ０１Ｂに与えられるが、上記入
力信号が有るときには入力信号と出力信号との位相誤差
に応じた上記正しいレベル（ＩｅｖＢ）の制御電圧が上
記■Ｃ０１８に与えられるので、上記ＶＣ０１Ｂからは
位相誤差のない出力信号が出力される。

ところが、上記入力信号が有るときに上記位相比較器１
３の出力端から上記演算増幅器２０の出力端子２４を切
り離す動作を行わないならば、例えば第２図に（ｆ）に
て示すように、上記入力信号が有るときに上記上記可変
電圧１ｆＩ２７の電圧により設定される所定のレベル（
Ｉｅｖ　Ｃ）から上記正しいレベル（１ｅｖＢ）となる
ように上記制御電圧がやや修正されるが、上記演算増幅
器２０からの電流が上記コンデンサ１４に供給されるた
めに上記正しいレベル（Ｉｅｖ　Ｂ　）と異なる制御電
圧で上記ＶＣ０１Ｂが発振してしまい出力信号に位相誤
差を生じてしまう。

なお、上記第２図においてＴにて示す再生ヘッドの切り
換え期間には入力信号が得られないので、上記ＰＬＬ回
路１では上述の入力信号が無いときの動作がなされる。

電源電圧投入時においては、上記端子３４に所定期間供
給されるロー（Ｌ）レベルの信号により上記ＯＲ回路３
６を介して上記スイッチ回路Ｓ２にハイ（Ｈ）レベルの
制御信号が供給されるため、上記スイッチ回路Ｓ２がオ
ンとなる。このため、上記演算増幅器２０が上述した可
変速再生時と同様に動作するので、上記コンデンサ１４
にて形成される制御電圧が上記可変電圧源２７の電圧と
等しくなるように上記ＰＬＬ回路１が強制的に引き込ま
れ、迅速に上記ＶＣ０１Ｂ、の発振周波数の中心が上記
可変電圧源２７の電圧で定まる所定のものに設定される
。

このＰＬＬ回路１の疑偵ロツタ状態においては、上記端
子３７に供給されるロー（Ｌ）レベルの信号により上記
インバータ回路３８を介して上記スイッチ回路Ｓ３にハ
イ（Ｈ）レベルの制御信号が供給されるため、このスイ
ッチ回路Ｓ、がオンされて、上記抵抗Ｒ１の値により定
まる利得Ｇｍ。

で上記演算増幅器２０が動作する。このときの利得Ｇｍ
、は上記抵抗Ｒ１の値により定まる利得Ｇｍ１よりも大
きい。このため、上述の可変速再生時および電源電圧投
入時以上の利得Ｇｍ意で上記演算増幅器２０が動作する
ことによって、上記位相比較器１３の引き込みよりも大
きな強制力で上記コンデンサ１４の電圧が変化するので
、上記■Ｃ０１８の発振周波数が擬像ロツタ状態から脱
して正規の周波数に復帰する。

Ｈ０発明の効果 本発明に係るＰＬＬ回路では、■ＣＯの発振周波数の中
心を定める手段として電流出力型演算増幅器を用いて、
チャージポンプ型位相比較器の出力端の電圧と所定電圧
との差に応じた電流を上記演算増幅器から上記位相比較
器の出力端に供給する。このため、上記所定電圧によっ
て設定される中心周波数で上記ｖＣＯが発振して、上記
位相比較器に供給される入力信号が無いときに上記■Ｃ
Ｏの発振周波数が不定となるのが防止される。

そして、上記位相比較器へ供給される入力信号が有るこ
とが検出回路にて検出されると、制御回路が上記演算増
幅器の出力端を上記位相比較器の出力端から切り離す。

このため、上記入力信号と上記ｖＣＯの出力信号との位
相誤差に応じた上記位相比較器の出力により上記■ＣＯ
の発振周波数が制御され、上記人力信号の周波数および
位相に正確に追従した出力信号が得られる。

したがって、本発明に係るＰＬＬ回路を用いることによ
り、例えばディジタルＶＴＲの可変速再生時のように間
欠的な入力信号が供給されるようなときにおいても、上
記ｖＣＯの発振周波数が不定となることなく、上記■Ｃ
Ｏの温度特性等の影響を受けずに位相誤差のない出力信
号を生成することができる。

【図面の簡単な説明】

第１図は本発明を適用したＰＬＬ回路の構成を示すブロ
ンク図、第２図は上記ＰＬＬ回路の動作を説明するため
の波形図、第３図は上記ＰＬＬ回路に用いた電流出力型
演算増幅器の動作を説明するための等価回路図である。 第４図は従来のＰＬＬ回路の構成を示すブロック図であ
る。 １・・・ＰＬＬ回路 １３・・・チャージポンプ型位相比較器ｌ　４　・ １８　・ ２０　・ ２７　・ ３１　・ ３２　・ Ｓ、　・ 制御電圧形成用のコンデンサ 電圧制御発振器（ＶＣＯ） 電流出力型演算増幅器 可変電圧源 エンベロープ検波回路 コンパレータ スイッチ回路

Claims (1)

1. 【特許請求の範囲】 電圧制御発振器と、入力信号と上記電圧制御発振器の出
   力信号との位相を比較するチャージポンプ型位相比較器
   とを備え、上記位相比較器の出力信号に応じて上記電圧
   制御発振器から出力信号を出力するＰＬＬ回路において
   、 上記位相比較器の出力端が一方の入力端および出力端に
   接続されるとともに所定電圧が他方の入力端に与えられ
   る電流出力型演算増幅器と、上記位相比較器へ供給され
   る入力信号の有無を検出する検出回路と、 上記検出回路の出力に応じて上記電流出力型演算増幅器
   の出力端を上記位相比較器の出力端から切り離す制御回
   路とを設け、 上記位相比較器へ供給される入力信号が有るときには上
   記制御回路の制御により上記電流出力型演算増幅器の出
   力端が上記位相比較器の出力端から切り離なされること
   を特徴とするＰＬＬ回路。