JPH03181067A - 波形整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばディジタルオーディオチーブレコー
ダの再生系で、アナログ回路とディジタル回路との間の
接続に用いて好適な波形整形回路に関する。

〔発明の概要〕

この発明は、例えばディジタルオーディオテープレコー
ダの再生系で、アナログ回路とディジタル回路との間の
接続に用いて好適な波形整形回路において、アナログ回
路からの信号に直流バイアスを重畳し、直流バイアスが
重畳された信号をコンパレータに供給し、このコンパレ
ータから波形整形された矩形波を出力させるとともに、
コンパレータから出力される矩形波のローレベルの時間
とハイレベルの時間との時間差に応じて、直流バイアス
を制御することにより、デユーティ比を変化させること
なく、波形整形できるようにしたものである。

この発明は、例えばディジタルオーディオチーブレコー
ダの再生系で、アナログ回路とディジタル回路との間の
接続に用いて好適な波形整形回路において、アナログ回
路からの入力信号を波形整形するインバータ型のコンパ
レータと同一のインバータを設け、このインバータの入
力端とその出力端とを接続し、この接続点を抵抗を介し
てインバータ型のコンパレータの入力端に接続し、アナ
ログ回路からの入力信号に入力端とその出力端とが接続
されたインバータにより直流バイアスを重畳し、この直
流バイアスが重畳された入力信号をインバータ型のコン
パレータに供給し、このインバータ型のコンパレータか
ら波形整形された矩形波を出力させることにより、デユ
ーティ比を変化させることなく、波形整形できるように
したものである。

〔従来の技術〕

ディジタルオーディオテープレコーダでは、テープから
の再生信号は、先ず、アナログ信号処理回路に供給され
、再生信号の増幅やテープ・ヘッド系等で失われた周波
数成分のイコライズ等の処理が行われる。そして、この
アナログ信号処理回路で必要な処理がなされた再生信号
が矩形波に整形され、ディジタル信号処理回路に供給さ
れる。

ディジタル信号処理回路では、例えばＴＴＬレベル（５
ｖｐ−ｐ）で信号処理が行われる。

つまり、第４図は、ディジタルオーディオテープレコー
ダの再生系の一例である。第４図において、６１はアナ
ログ信号処理回路、６２はディジタル信号処理回路であ
る。アナログ信号処理回路６１には、ＲＦアンプ５２Ａ
及び５２Ｂ、イコライザ５４、リミッタ５５が配設され
る。アナログ信号処理回路６１において、２つのヘッド
５１Ａ及び５１Ｂの再生信号がＲＦアンプ５２Ａ及び５
２Ｂをそれぞれ介してスイッチ回路５３に供給される。

スイッチ回路５３の出力がイコライザ５４に供給される
。イコライザ５４で、テープ・ヘッド系等で失われた周
波数成分のイコライズが行われる。イコライザ５４の出
力がリミッタ５５に供給される。

ディジタル信号処理回路６２には、コンパレータ５６、
復調回路５７、ＰＬＬ５８．信号処理回路５９が配設さ
れる。ディジタル信号処理回路６２において、コンパレ
ータ５６で、リミッタ５５の出力が例えばＴＴＬレベル
の矩形波に整形される。コンパレータ５６の出力が復調
回路５７に供給されるとともに、ＰＬＬ５Ｂに供給され
る。復調回路５７で、再生信号が復調される。ＰＬＬ５
８で、ピットクロックが再生される。復調回路５７の出
力が信号処理回路５９に供給される。また、ＰＬＬ５８
で再生されたクロックが復調回路５７に供給されるとと
もに、信号処理回路５９に供給される。信号処理回路５
９で、エラー訂正等の処理が行われる。

信号処理回路５９の出力がＤ／Ａコンバータ６０に供給
される。Ｄ／Ａコンバータ６０で、信号処理回路５９の
信号がアナログ信号に変換される。

Ｄ／Ａコンバータ６０の出力が出力端子６３から取り出
される。

〔発明が解決しようとする課題〕

ディジタルオーディオテープレコーダにおいて、アナロ
グ信号処理回路６１とディジタル信号処理回路６２とを
結合する場合、第５図に示すように、アナログ信号処理
回路６１とディジタル信号処理回路６２とを直結するの
が最も簡単である。ところが、このようにした場合、ア
ナログ信号処理回路６１の出力を、振幅が大きく、立ち
上がり及び立ち下がりの鋭い矩形波にする必要がある。

なぜなら、コンパレータ５６のスレシッルドレベルは一
定であるから、アナログ信号処理回路６１からの出力が
立ち上がり及び立ち下がりが緩やかで振幅の小さい波形
であると、僅かな直流レベルの変動で、コン、パレータ
５６の出力のデユーティ比が変動してしまうからである
。ところが、アナログ信号処理回路６１の出力を、振幅
が大きく立ち上がり及び立ち下がりの鋭い矩形波にする
と、不要輻射の影響が太きいとう問題が生じ易い。

そこで、第６図に示すように、コンデンサ６４を介して
アナログ信号処理回路６１とディジタル信号処理回路６
２とを結合するとともに、ディジタル信号処理回路６２
の入力側に、抵抗６５及び６６からなる直流バイアス回
路を設けることが考えられる。このようにすると、直流
変動分がコンデンサ６４で除去され、抵抗６５及び６６
からなる直流バイアス回路で安定した直流バイアスを与
えることができる。このため、アナログ信号処理回路６
１からの出力を、立ち上がり及び立ち下がりが緩やかで
振幅の小さい波形としても、コンパレータ５６の出力の
デユーティ比の変動が生じすらい。アナログ信号処理回
路６１からの出力を、立ち上がり及び立ち下がりが緩や
かで振幅の小さい波形にできれば、不要輻射の問題が改
善できる。

ところが、このようにした場合、アナログ信号処理回路
６１とディジタル信号処理回路６２との間に、コンデン
サ６４と抵抗６５及び６６を外付けする必要があるとい
う問題がある。また、抵抗６５及び６６で設定した直流
バイアスとコンパレータ５６のスレショルドレベルとを
正確に一致させる必要があり、抵抗６５及び６６で設定
した直流バイアスにバラツキがあると、コンパレータ５
６の出力のデユーティ比が変動する。

また、第７図に示すように、アナログ信号処理回路６１
とディジタル信号処理回路６２との間にコンデンサ６４
を配設するとともに、コンパレータ５６としてインバー
タを用い、このコンパレータ５６の出力端とその入力端
とをフィードバック抵抗６７を介して接続する構成とす
ることが提案されている。このようにすれば、コンパレ
ータ５６の人力に加わる直流バイアスがスレショルドレ
ベルになり、アナログ信号処理回路６１からの信号の直
流レベルが変動しても、コンパレータ５６の出力のデユ
ーティ比が変動することがないとともに、外付は部品が
コンデンサ６４だけで良くなる。

ところが、実際に集積回路内で構成したフィードバック
抵抗６７は、第８図に等価回路で示すように、極性が生
じている。このため、実際には、コンパレータ５６の入
力に加わる直流バイアスをスレショルドレベルにするこ
とはできず、コンパレータ５６の出力のデユーティ比の
変動が生じる。

したがって、この発明の目的は、アナログ信号処理回路
からディジタル信号処理回路に送られる信号から不要輻
射が発生しないとともに、波形整形後の出力のデユーテ
ィ比が変化しない波形整形回路を提供することにある。

この発明の他の目的は、外付は部品を殆ど必要とせずに
、アナログ信号処理回路とディジタル信号処理回路とを
接続できる波形整形回路を提供することにある。

〔課題を解決するための手段〕

この発明は、入力信号に直流バイアスを重畳し、直流バ
イアスが重畳された入力信号をコンパレータ４に供給し
、コンパレータ４から波形整形された矩形波を出力させ
るとともに、コンパレータ４から出力される矩形波のロ
ーレベルの時間とハイレベルの時間との時間差に応じて
、直流バイアスを制御するようにした波形整形回路であ
る。

この発明は、入力信号を波形整形するインバータ型のコ
ンパレータ１４と同一のインバータ１５を設け、インバ
ータ１５の入力端とその出力端とを接続し、この接続点
を抵抗１６を介してインバータ型のコンパレータ１４０
入力端に接続し、入力信号に入力端とその出力端とが接
続されたインバータ１５により直流バイアスを重畳し、
直流バイアスが重畳された入力信号をインバータ型のコ
ンパレータ１４に供給し、インバータ型のコンパレータ
１４から波形整形された矩形波を出力させるようにした
波形整形回路である。

〔作用〕

コンパレータ４から出力される矩形波のローレベルの時
間とハイレベルの時間との時間差が等しくなるように、
直流バイアスが制御される。ＤＣフリーの変調方式の場
合には、長期的には、ハイレベルになる時間とローレベ
ルになる時間とが等しくなる。したがって、このように
、コンパレータ４からの出力がハイレベルとなる時間と
ローレベルとなる時間とが等くなるように直流バイアス
を制御すれば、ＤＣフリーの変調方式の場合、アナログ
信号処理回路からの出力を、立ち上がり及び立ち下がり
が緩やかで振幅の小さい波形としても、コンパレータ４
の出力のデユーティ比が変動しない。

また、入力信号に入力端とその出力端とが接続されたイ
ンバータにより直流バイアスを設定することにより、コ
ンパレータのスレショルドレベルと直流バイアスとを一
致させることができる。このため、アナログ信号処理回
路からの出力を、立ち上がり及び立ち下がりが緩やかで
振幅の小さい波形としても、コンパレータ５６の出力の
デユーティ比が変動しない。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明の第１の実施例を示すものである。

第１図において、ｌはアナログ信号処理回路、２はディ
ジタル信号処理回路である。アナログ信号処理回路１の
出力端子１Ａとディジタル信号処理回路２の入力端子２
Ａとの間に、コンデンサ３が接続される。

ディジタル信号処理回路２の入力段には、コンパレータ
４が配設される。コンパレータ４の入力端と接地間には
、抵抗５及びコンデンサ６の直列接続が配設される。

コンパレータ４の出力端から、波形整形信号の出力端子
が導出されるとともに、コンパレータ４の出力端が電流
出力型の演算増幅器７の反転入力端に接続される。演算
増幅器７の非反転入力端が％Ｖ。。の基準電圧源８に接
続される。演算増幅器７の出力端が抵抗５とコンデンサ
６との接続点に接続される。

入力端子２Ａを介してアナログ信号処理回路１からの信
号が送られてくる。この信号は、コンパレータ４でその
スレショルドレベルと比較されて波形整形される。コン
パレータ４の出力は、演算増幅器７の反転入力端に供給
される。演算増幅器７の非反転入力端には、基準電圧％
ｖ。。が与えられる。コンパレータ４からの出力が基準
電圧％ＶＩよりハイレベルとなる時間と基準電圧Ｋ　Ｖ
ｌｌｌ＋よりローレベルとなる時間とが等しい時、演算
増幅器７の出力電流の平均値がＯになる。

コンパレータ４からの出力が基準電圧％　Ｖｌｌｌよリ
ハイレベルとなる時間と基準電圧％ＶＤＤよりローレベ
ルとなる時間との時間差に応じて、コンデンサ６に電荷
が蓄えられる。この時間差に応じた出力が抵抗５を介し
てコンパレータ４の入力端に帰還される。すなわち、コ
ンパレータ４からの出力が基準電圧％ＶＤＤよりハイレ
ベルとなる時間と基準電圧！／Ｓ　Ｖ　ｎ　ｏよりロー
レベルとなる時間とが等くなるように、コンパレータ４
にコンデンサ６から直流バイアスが与えられる。

ディジタルオーディオテープレコーダにおいては、８−
１０変調のようなりＣフリーの変調方式が用いられてい
る。このようなりＣフリーの変調方式の場合には、長期
的には、ハイレベルになる時間とローレベルになる時間
とが等しくなる。したがって、上述のように、コンパレ
ータ４からの出力がハイレベルとなる時間とローレベル
となる時間とが等しくなるように、コンパレータ４に直
流バイアスを与えるようにすれば、波形整形出力のデユ
ーティ比の変化が生じていない。

第２図は、この発明の第２の実施例である。第２図にお
いて、１１はアナログ信号処理回路、１２はディジタル
信号処理回路である。アナログ信号処理回路１１の出力
端子ＩＬＡとディジタル信号処理回路１２の入力端子１
２Ａとの間に、コンデンサ１３が接続される。

ディジタル信号処理回路１２の入力段には、インバータ
１４が配設される。これとともに、インバータ１５の入
力端とその出力端とが接続され、このインバータ１５の
入力端とその出力端が抵抗１６を介してインバータ１４
の入力端に接続される。インバータ１４とインバータ１
５とは、同一の素子である。インバータ１４で入力信号
が波形整形され、インバータ１４の出力端から、波形整
形信号の出力端子が導出される。

インバータ１５の出力はインバータ１５に帰還されてい
るので、インバータ１５の出力は、そのスレショルドレ
ベルとなる。インバータエ５の出力が抵抗１６を介して
インバータ１４の入力端に与えられる。インバータ１４
とインバータ１５とは同一の素子であるから、そのスレ
ショルドレベルは等しい。したがって、インバータ１４
の入力端には、インバータ１４のスレショルドレベルと
等しい直流バイアスが与えられることになる。したがっ
て、このような構成とすると、波形整形出力のデユーテ
ィ比の変化が生じていない。

第３図は、この発明の第３の実施例を示すものである。

第３図において、２１はアナログ信号処理回路、２２は
ディジタル信号処理回路である。

アナログ信号処理回路２１の出力端子２ＬＡとディジタ
ル信号処理回路２２の入力端子２２Ａとが接続されると
ともに、アナログ信号処理２１の端子２１Ｂとディジタ
ル信号処理回路２２の端子２２Ｂとが接続される。アナ
ログ信号処理回路２１内に電流出力型の演算増幅器２７
と、演算増幅器２７の出力電流に応じた電荷を蓄えるコ
ンデンサ６とが設けられる。この演算増幅器２７の反転
入力端には、ディジタル信号処理回路２２のコンパレー
タ２４からの出力信号が供給される。演算増幅器２７の
非反転入力端には、基準電源２８からの基準電圧が与え
られる。また、アナログ信号処理回路２１内には、その
出力端と反転入力端とが抵抗３０を介して接続されてい
る演算増幅器２９が設けられる。演算増幅器２７とコン
デンサ２６との接続点の出力が演算増幅器２９の非反転
入力端に供給される。演算増幅器２９の反転入力端には
、信号源３１からの信号が供給される。演算増幅器２９
の出力がディジタル信号処理回路２２に送られる。

このようにすると、演算増幅器２９の出力は、演算増幅
器２７の出力端とコンデンサ２６との接続点のレベルを
基準とした信号となる。すなわち、コンパレータ２４の
出力レベルのハイレベルの期間とローレベルの期間とが
等しくなるように、演算増幅器２９の出力の直流レベル
が設定される。

このように、直流レベルがハイレベルになる期間とロー
レベルにる期間とが等しくなるようににされた信号が演
算増幅器２９からコンパレータ２４に送られる。このた
め、ＤＣフリーの変調方式の信号が再生されていれば、
コンパレータ２４からの出力にデユーティ比の変動が生
じない。なお、第３図に示す構成では、アナログ信号処
理回路２１とディジタル信号処理回路２２との間の結線
が増加するが、結合コンデンサが不要であるという利点
がある。

〔発明の効果〕

この発明によれば、コンパレータから出力される矩形波
のローレベルの時間とハイレベルの時間との時間差が等
しくなるように、直流バイアスが制御される。ＤＣフリ
ーの変調方式の場合には、ＩＪＩ的には、ハイレベルに
なる時間とローレベルになる時間とが等しくなる。した
がって、このように、コンパレータからの出力がハイレ
ベルとなる時間とローレベルとなる時間とが等くなるよ
うに直流バイアスを制御すれば、ＤＣフリーの変調方式
の場合、アナログ信号処理回路からの出力を、立ち上が
り及び立ち下がりが緩やかで振幅の小さい波形としても
、コンパレータの出力のデユーティ比が変動しない。

また、この発明によれば、入力信号に入力端とその出力
端とが接続されたインバータにより直流バイアスを設定
することにより、コンパレータのスレショルドレベルと
直流バイアスとを一致させることができる。このため、
アナログ信号処理回路からの出力を、立ち上がり及び立
ち下がりが緩やかで振幅の小さい波形としても、コンパ
レータの出力のデユーティ比が変動しない。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の接続図、第２図はこ
の発明の第２の実施例の接続図、第３図はこの発明の第
３の実施例の接続図、第４図は従来のディジタルオーデ
ィオテープレコーダの構成の−例のブロック図、第５図
は従来の波形整形回路の一例の接続図、第６図は従来の
波形整形回路の他の例の接続図、第７図は従来の波形整
形回路の更に他の例の接続図、第８図は従来の波形整形
回路の更に他の例の説明に用いる接続図である。 図面における主要な符号の説明 １．１１，２１：アナログ信号処理回路。 ２．１２，２２：ディジタル信号処理回路。 ４　１４．２４：コンパレータ。 ７．２７，２９：演算増幅器。 １５：インバータ。

Claims (2)

【特許請求の範囲】
1. （１）入力信号に直流バイアスを重畳し、上記直流バイ
   アスが重畳された入力信号をコンパレータに供給し、上
   記コンパレータから波形整形された矩形波を出力させる
   とともに、上記コンパレータから出力される矩形波のロ
   ーレベルの時間とハイレベルの時間との時間差に応じて
   、上記直流バイアスを制御するようにした波形整形回路
   。
2. （２）入力信号を波形整形するインバータ型のコンパレ
   ータと同一のインバータを設け、上記インバータの入力
   端とその出力端とを接続し、この接続点を抵抗を介して
   上記インバータ型のコンパレータの入力端に接続し、入
   力信号に上記入力端とその出力端とが接続されたインバ
   ータにより直流バイアスを重畳し、上記直流バイアスが
   重畳された入力信号を上記インバータ型のコンパレータ
   に供給し、上記インバータ型のコンパレータから波形整
   形された矩形波を出力させるようにした波形整形回路。