JPH02105740A - 競合制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数の処理装置が共通の伝送路で接続され、各
処理装置がシリアルデータをパケット単位に送出するシ
ステムにおいて、送信権要求の競合の制御を行なう競合
制御方式に関するものである。

（従来の技術） 従来、この種の競合制御方式としては、例えば、特開昭
５７−８７６４５号公報に開示されるものがあり、その
システム内の処理装置の要部構成図を第４図に示す。同
図において、４１は信号処理部、４２はランダムパター
ン発生器、４３は受信レジスタ、４４は送信レジスタ、
４５はプライオリティパターン発生器、４６はプライオ
リティ判別器、４７はリトライカウンタ、４８はオーブ
ンコレクタ出力であるドライバ、４９はレシーバ、５０
はパケット信号の送／受を行なうワイヤード接続された
信号線で、論理則として１＋１＝１およびｌ　＋Ｏ＝０
を満足するものである。

次に、第４図を用いて従来の競合制御の動作を説明する
。ここで、第５図にパケット信号のフレームパターンを
示す。図中、ＳＹＮは同期信号、Ｐ−ｐは予め優先度を
指定する領域とランダムに優先度を指定する領域とから
成るプライオリティパターン、ＳＡは送信元アドレス、
ＤＡは送信先アドレス及びＤＡＴＡは送信データである
。

第４図に示した自装置において、競合が発生する状態と
は他装置からのパケット信号と自装置のパケット信号送
出時刻が一致した場合である。この時、各パケット信号
の先頭にはプライオリティパターン発生器４５で発生さ
せたプライオリティパターンが付加されており、各ビッ
ト単位に各装置の送信パケット信号（ドライバ４８の出
力）と受信エコーパケット信号（レシーバ４９の出力）
とをプライオリティ判別器４６で照合判別する。そして
、判別した結果、送信パケット信号と受信パケットのパ
ターンが異なった場合は他装置が自装置よりプライオリ
ティが高いと判断し、直ちに送出を停止する。この時、
プライオリティ判別器４６はリトライカウンタ４７をカ
ウントアツプする。リトライカウンタ４７の値はランダ
ムパターン発生器４２により発生したランダムパターン
の値に重みづけする働き、つまり優先度を幾分上げると
いう働きがあり、次に送信する場合に各装置に対して送
信権獲得を行なわせる。この重みづけとランダム性によ
り、各装置に対してほぼ均等な送信権獲得を行なわせて
いる。

（発明が解決しようとする課題） しかしながら、前記従来の競合制御方式では、競合時に
、ランダム性を有するプライオリティパターン、送信元
アドレス及び送信先アドレスとビット毎の競合判定して
おり、送信権を得るため、送信権獲得まで時間がかかり
、複数の装置が負けた場合必ずしも平均化した送信権の
獲得が難しいという問題点がある。また、競合制御をデ
ータ送信線としての伝送路を用いるため、競合制御の絶
対遅延時間に影響が有り、競合制御のクロックの低速化
による多数接続が困難であるという問題点があった。

本発明は以上述べた問題点を解決し、任意の装置が連続
パケットを送信する確率を小さくし、データ転送速度に
影響されない優れた競合制御方式を提供することを目的
とする。

（課題を解決するための手段） 本発明は前記問題点を解決するために、複数の処理装置
が共通の送信線で接続され、該送信線に各処理装置がフ
レーム周期でパケット単位のシリアルデータを伝送する
システムにおける競合制御方式において、送信権要求の
競合の制御のために前記送信線とは別に、優先度を上げ
るために付加される可変ビット幅の補正情報、区切りビ
ット及び予め優先度を指定する優先情報の順序で構成さ
れる競合制御情報を送出する共通の制御線を各処理装置
間に設け、各処理装置に、前記制御線に送出する前記競
合制御情報と、制御線からの前記競合制御情報とから送
信権を獲得したか否かをフレム周期単位に判定する判定
手段と、前記区切りビット及び優先情報を発生して出力
する発生手段と、前記判定手段の判定結果が送信権の非
獲得を示す毎に前記発生手段の出力情報の前に前記補正
情報を順次付加して出力する付加手段とを設け、送信権
を要求する処理装置は当該フレーム周期で発生手段の出
力を制御線に送出すると共に、前記判定手段の判定結果
が送信権の獲得を示す場合には、当該フレーム周期の次
のフレーム周期で当該シリアルデータな送信線に送信し
、前記判定結果が送信権の非獲得を示す場合には、前記
法のフレ−ム周期で前記付加手段の出力を制御線に送出
するものである。

（作用） 本発明は次のように作用する。送信権を要求する処理装
置ではまず、当該フレームで競合制御情報として、発生
手段（例えば後述するアドレスレジスタ、区切りビット
付加部及び混合器等）より区切りビット及び優先情報（
例えば送信元アドレス）を制御線に送出すると共に、判
定手段（例えば後述する競合判定器）で、送出する当該
競合制御情報と、受信する競合制御情報とに基づいて送
信権を獲得したか否かの判定を行う。送信権の獲得判定
の場合には、次のフレーム周期で、パケット単位のシリ
アルデータな送信線に送信する。

方送信権の非獲得の判定の場合には、次のフレーム周期
で付加手段（例えば後述する補正ビット付加部及び混合
器）により競合制御情報として、区切りビット、優先情
報に、更に当該区切りビットの前に補正情報を１ビツト
又は複数ビットを付加して、当該競合制御情報の優先度
を上げる。このように送信権の非獲得（負）判定毎に区
切りビットの前に補正情報を順次付加して、優先度を上
げているので、複数の処理装置が負けた場合にも送信権
の獲得を平均化させることができる。また、競合制御情
報を送信線とは別の制御線に送受信しているので、処理
装置の多数接続の場合にも、シリアルデータの転送速度
に影響されずに競合制御に必要なりロックを低速化させ
ることができる。

従って、前記従来技術の問題点を解決できるのである。

（実施例） 以下、第１図乃至第３図を参照して本発明の詳細な説明
する。

第１図は本発明の一実施例を示すシステム構成図である
。本実施例のシステムは、ｎ個の処理装置１　（１，−
１ｎ）が共通の送信／受信（Ｓ／Ｒ）線に接続され、パ
ケット信号をマスク装置（図示せず）に対して送信及び
受信を行なうように構成される。また、各処理装置１に
はパケット信号の同期フレームＦを受信する共通の同期
フレーム（Ｆ）線が接続されると共に、競合制御信号Ｃ
３（ＳＣ，〜ＣＳ、）を送受信するための共通の競合制
御（Ｅ）線が接続される。

次に、各処理装置１の共通の内部構成を説明する。

Ｓ／Ｒ線に対する構成として、各処理装置１は、ライン
トライバｌｌａ、ラインレシーバ１２ａ、送信パケット
信号、受信パケット信号を夫々−時保持する送信レジス
タ１３．受信レジスタ１４、パケット信号の送信及び受
信のデータ処理を行う信号処理部１５を備える。また、
Ｅ線に対する構成として、各処理装置１は、ライントラ
イバｌｌｂ、ラインレシーバ１２ｂ、送受信の競合制御
信号に基づいて競合判定を行う競合判定器１６、競合判
定の結果に基づいて優先補正ビット（ＰＢ）を発生して
付加する補正ビット付加部１７、区切りビット（Ｃ）を
発生して付加する区切りビット付加部１８、予め定めら
れた優先情報としての送信元アドレス（ＳＡ）及び後述
する遅延マージンビット（ＤＭ）を格納するアドレスレ
ジスタ１９、並びにＳＡ＋ＤＭの前にＣを付加する混合
器２０ａ、及び混合器２０ａの出力の前にＰＢを付加す
る混合器２０ｂを備える。

第２図に、各種信号のタイムチャートを示し、第３図に
競合判定時の動作説明図を示す。

第２図に示すように、同期フレームは周期Ｔのパルス信
号である。この同期フレームに同期して、直前の同期フ
レームの競合判定で送信権を獲得した処理装置がＳＡ、
ＤＡ　（送信先アドレス）及びＤＡＴＡ　（送信データ
）から成るパケット信号をＳ線に送出する。一方、当該
同期フレームに同期して、送信権を要求する処理装置が
、Ｃ９５Ａ、ＤＭから成るＣ８信号をＥ線に送出する。

第３図（ａ）、　（ｂ）に示すように、Ｃは、後続のＳ
Ａと前に付加されるＰＢ　”０”を区切るために、”ｌ
”である。ＤＭはＥ線の長さに依存した絶対遅延により
、競合制御信号（Ｅ線上）が次フレーム区間の競合制御
信号に影響を及ぼさないためのもので、全てのビットが
”ｌ”である。このＤＭはＰＢが順次付加されると、対
応して順次ビットを減らす構成となっている。

次に、第２図、第３図を参照して本実施例の動作を説明
する。

先ず、処理装置１．に送信データ（ＤＡＴＡ）が発生す
ると、信号処理部１５より、送信レジスタ１３にＳＡ、
ＤＡ、ＤＡＴＡから成るパケット信号を送って格納する
と共に、送信権を要求するために、まずアドレスレジス
タ１９にＳＡ及びＤＭを送って格納する。更にアドレス
レジスタ１９の出力は混合器２０ａで区切りビット付加
部１８からのＣが付加された後、補正ビット付加部１７
が、競合判定器１６からの競合判定結果を得ていないた
め、混合器２０ｂでＰＢは付加されずに出力される。

従って、ライントライバｌｌｂを介してＥ線にＣ３Ａ、
ＤＭから成るＣ８１が出力される。このとき、任意の処
理装置１１が同様に送信権を要求するために、Ｃ８，を
Ｅ線に送出したとする。例えばｊ＝２とする。Ｅ線は処
理装置１．〜１ｏに対してオーブンコレクタ接続、すな
わちワーイヤードオア接続されているので、シリアルで
出力される競合制御信号Ｃ８はビット単位で競合判定が
可能となる。この結果、処理装置１１の競合判定器１６
では、第３図（ａ）に示すように、Ｅ線へ送出するＣ８
．とＥ線からラインレシーバ１２ｂを介して受信するＣ
８ｌとをビット単位に判定する。第３図（ａ）では４ビ
ツト目ではＣ８１が”ｏ”　　ｃｓ。

が”１”であるので、処理装置１１では、競合判定器１
６が、送信権の獲得の判定を行い、補正ビット付加部１
７への優先補正ビットの付加の指示なせず、次の同期フ
レームデ送信レジスタ１３に保持したパケット信号をＳ
／ＲのＥ線に送出する。

方、処理装置１．の競合判定器１６でも同様の判定を行
い、４ビツト目で送信権の非獲得の判定を行うと、送信
レジスタ１３内のパケット信号の送信を停止すると共に
、ライントライバｌｌｂを停止し、補正ビット付加部１
７に優先補正ビット付加の提示を出力する。この結果、
補正ビット付加部１７はＰＢ”０”を発生する。従って
、処理装置１．が次の同期フレームで送信権を再度要求
するために、信号処理部１５よりアドレスレジスタ１９
及び混合器２０ａを介してＣ，ＳＡ、ＤＭを混合器２０
ａに出力すると、更に混合器２０ｂでＣの前に補正ビッ
ト付加部１７から出力されるＰＢ　　”０”が付加され
た後、Ｃ８１としてライントライバｌｌｂを介してＥ線
に出力される。

この同期フレームで処理装置ｌｌが送信権を要求するた
めにＣ８，をＥ線に出力した場合を説明する。この場合
、処理装置ＩＩの競合判定器１６の出力が優先補正ビッ
ト付加の指示を出さないため、補正ビット付加部１７は
ＰＢを出力しないので第３図（ｂ）に示すように、ＣＳ
、はＣ，ＳＡ、ＤＭから構成される。これに対し、Ｃ８
１はＣの前にＰＢ゛°Ｏ”が付加されているので、処理
装置１．では、競合判定部１６が１ビツト目で送信権の
獲得の判定を行い、補正ビット付加の指示を出さないた
め、次の同期フレームで、送信レジスタ１３内のパケッ
ト信号をライントライバｌｌａを介してＥ線に送信する
。一方、処理装置１１では、競合判定器１６が送信権の
非獲得の判定を行い、補正ビット付加の指示を行い、送
信レジスタ１３内のパケットの送信を停止する。

なお、前回の同期フレームで、処理装置１（＝１２）と
同様に送信権を獲得できず、かつ処理装置１□より優先
度の高いＳＡを持つ処理装置が送信権を要求した場合に
は、処理装置１□はこの同期フレームの競合判定でも送
信権の非獲得の判定となり、次の同期フレームでのＣ８
の送出の際には、Ｃの前にＰＢを２ビツト　”００“を
補正ビット付加部１７より出力して更に優先度の高いＣ
８ＩをＥ線に出力する。このように、同期フレーム毎の
競合判定で送信権の非獲得となる毎にＰＢの”０”ビッ
トのビット数を順次増加させて、当該処理装置のＣ８，
の優先度を増加させる。

以上のように、本実施例によれば、競合制御線を送信線
とは別線とし、送信権の獲得を平均化するために、送信
元アドレスＳＡの前に区切りビットＣを加え、優先補正
ビットＰＢを競合制御に負ける毎に付加していくことに
より、競合制御をパケット信号線（Ｅ線）の伝送速度で
行わず、競合制御に必要な情報のみを別線に集めて競合
制御な行うことで、制御に必要なりロックの速度が下が
り、競合制御線の長さに依存した絶対遅延の影響を小さ
くできる。

また、送信元アドレスＳＡの前に区切りビットＣを付け
、送信権を獲得できなかった処理装置は区切りビットＣ
の前に優先補正ビットＰＢを付は加えることにより優先
度を上げ、区切りビットＣの所で競合決着を付け、リト
ライ競合の転送処理を行い易くすることにより、任意の
装置がパケット信号を連続して送出する確率を小さくで
きる。

従って、競合制御に必要な情報のみで競合制御を行なう
ので、競合制御クロックがパケット信号の伝送りロック
よりも小さくでき、高スルーブツトが要求される装置に
適用可能である。

以上の実施例では、ＰＢを１ビツトづつ、Ｃの前に付加
する場合を説明したが、ＰＢを複数ビットづつＣの前に
付加するようにしてもよい。又は処理装置の種類又は重
要度に応じてＰＢのビット数を変えることにより、優先
度の補正量を変化させてもよい。

又、予め優先度が指定される優先情報として送信元アド
レスＳＡを用いたが、送信先アドレスＤＡやその他のも
のを使用しても良いことは明らかである。

（発明の効果） 以上詳細に説明したように、本発明によれば、競合判定
で送信権の非獲得判定となる毎に競合制御情報の区切り
ビットの前に優先度を上げる補正情報を順次付加するよ
うにしたので、送信権の獲得を平均化させることができ
る。又、競合制御情報をシリアルデータの送信線とは別
の共通の制御線に送出するようにしたので、シリアルデ
ータの転送速度を低下させることなく、競合制御を低速
で確実に行うことができる。

【図面の簡単な説明】

第１は本発明の一実施例を示す要部構成図、第２図は本
実施例の動作を示すタイムチャート、第３図は本実施例
の競合判定の動作を説明する図、第４図は従来のシステ
ム内の処理装置の要部構成図、第５図は従来のパケット
信号のフレームパターンを示す図である。 １（１１〜Ｉｎ）・・・処理装置、 １１ａ、ｌｌｂ・・・ライントライバ、１２ａ、１２ｂ
・・・ラインレシーバ、１３・・・送信レジスタ、　　
　１４・・・受信レジスタ、１５・・・信号処理部、　
　　１６・・・競合判定器、１７・・・補正ビット付加
部、１８・・・区切りビット付加部１９・・・アドレス
レジスタ、２０ａ、２０ｂ・・・混合器。

Claims (1)

1. 【特許請求の範囲】 複数の処理装置が共通の送信線で接続され、該送信線に
   各処理装置がフレーム周期でパケット単位のシリアルデ
   ータを伝送するシステムにおける競合制御方式において
   、 送信権要求の競合の制御のために前記送信線とは別に、
   優先度を上げるために付加される可変ビット幅の補正情
   報、区切りビット及び予め優先度を指定する優先情報の
   順序で構成される競合制御情報を送出する共通の制御線
   を各処理装置間に設け、 各処理装置に、 前記制御線に送出する前記競合制御情報と、制御線から
   の前記競合制御情報とから送信権を獲得したか否かをフ
   レーム周期単位に判定する判定手段と、 前記区切りビット及び優先情報を発生して出力する発生
   手段と、 前記判定手段の判定結果が送信権の非獲得を示す毎に前
   記発生手段の出力情報の前に前記補正情報を順次付加し
   て出力する付加手段とを設け、送信権を要求する処理装
   置は当該フレーム周期で発生手段の出力を制御線に送出
   すると共に、前記判定手段の判定結果が送信権の獲得を
   示す場合には、当該フレーム周期の次のフレーム周期で
   当該シリアルデータを送信線に送信し、前記判定結果が
   送信権の非獲得を示す場合には、前記次のフレーム周期
   で前記付加手段の出力を制御線に送出することを特徴と
   する競合制御方式。