JPH02105911A - 活線挿抜方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、活線挿抜方法および装置に係り、特に、共通
バス等を介してＣＰＵ等を含む中央処理装置に接続され
る、多重化構成された端末装置の挿抜を行うのに好適な
活線挿抜方法および装置に関するものである。

（従来の技術） 従来技術における挿抜信号による端末装置と活線との切
り離し方法は、以下の２つに大別される。

（１）ＣＰＵから端末装置に対するアクセス信号が挿抜
によって中断されたり、あるいは、挿抜時の端末装置で
の電力の供給あるいは遮断時に、該端末装置を構成する
各素子の不安定動作によって発生する不正規信号がｅＰ
Ｕに取り込まれることのないように、ＣＰＵを停止させ
た状態で該端末装置の挿抜を行う方法。

（２）挿抜しようとする端末装置に対して補助電源から
電力を供給し、該端末装置の動作を継続させなから挿抜
を行うことによって前記端末装置を構成する各素子の不
安定動作によって発生する不正規信号の発生を防止し、
挿抜はＣＰＵと端末装置との伝送が中断されることのな
いタイミングで行う方法。

（発明が解決しようとする課ａ） 」−記した従来技術では、いずれの方法によっても挿抜
される端末装置が活線に対して不正規信号を発生するこ
とはないが、ＣＰＵのアクセスタイミングと端末装置の
挿抜タイミングとの競合が考慮されていないため、挿抜
はＣＰＵが停止している状態、あるいは挿抜しようとし
ている装置をＣＰＵがアクセスしていないときに限定さ
れていた。

また、不正規信号の発生を防止するために補助電源を用
いる方法においては、電源ラインを引き口さなければな
らないため、使い勝手が悪いという問題があった。

本発明の目的は、以上に述べた問題点を解決し、ＣＰＵ
のアクセスタイミングを意識することなく装置の挿抜を
可能にする活線挿抜方法および装置を提供することであ
る。

（課題を解決するための手段） 前記の問題点を解決するために、本発明は、ＣＰＵと端
末装置とを接続する信号伝送路の接続・切離しを行う活
線挿抜装置において、挿抜信号が入力されると、該挿抜
信号を、少なくともＣＰＵから出力されるアクセス信号
の有効時間より長い時間遅らせて出力する遅延回路と、
ＣＰＵと端末装置とを接続する信号伝送路の接続・切離
しを制御するゲートとを具備し、該ゲートによる信号伝
送路の接続・切離し制御を前記遅延回路からの出力信号
によって行うようにした点に特徴がある。

さらに、本発明は、挿抜信号とＣＰＵからのアクセス信
号との出力された順番を判定する手段を具備し、挿抜信
号がアクセス信号よりも早く人力された場合は、挿抜信
号が人力された時点でＣＰＵに対してデータ取込禁止信
号を出力し、アクセス信号が挿抜信号よりも早く入力さ
れた場合は、該アクセス信号の有効時間経過後にデータ
取込禁止信号を出力するようにした点に特徴がある。

（作用） 上記した構成によれば、どのようなタイミングで挿抜信
号が出力されても、ＣＰＵと端末装置とのデータ伝送が
挿抜信号によって中断されることを防止することができ
る。

さらに、挿抜信号とＣＰＵからのアクセス信号との出力
された順番を判定する手段を具備したので、挿抜信号が
出力された以降のアクセス信号を無効にすることができ
る。

したがって、アクセス信号が連続して出力されるＣＰＵ
と端末装置との挿抜においても不正規信号の伝送を防止
することができる。

（実施例） 以下に、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例である活線挿抜装置を具備し
た端末装置によって構成された制御システムのブロック
図であり、第２図は第１図の主要部のタイミングチャー
トである。

第１図において、ＣＰＵＩはバス２を介して端末装置３
−１．３−２と接続され、制御システムを構成している
。

端末装置３−１の主要動作は処理部１２で実行され、処
理部１２および該処理部１２へのアクセス信号の人力を
制御する選択回路１５以外の部分は、本発明の特徴であ
る活線挿抜装置を構成している。

挿抜スイッチ４の一端はグランドに接地され、他端はプ
ルアップ抵抗Ｒ３によって電源電圧Ｖ。０にプルアップ
され、さらには遅延回路７に接続されている。

前記遅延回路７の出力端子はＡＮＤゲート９−１〜９−
ｎの一方の入力端子およびインバータ１９に接続され、
該ＡＮＤゲート９−１〜９−　ｎおよびインバータ１９
の出力端子はバス２に接続されている。

なお、前記ＡＮＤゲート９−１〜９−ｎはオープンコレ
クタの出力段を有する３ステートのＡＮＤゲートであり
、遅延回路７からの出力信号Ｓ４がＬ“レベルの場合に
は出力インピーダンスをハイインピーダンスにする。

一方、バス２のアドレス線とアクセス線は選択回路１５
の入力端子に接続され、該選択回路１５の出力端子は処
理部１２に接続されている。なお、該選択回路１５は入
力されたアクセス信号９２ａを反転し、新たにアクセス
信号Ｓ２ｂとして出力する。

前記処理部１２の出力端子は前記ＡＮＤゲート９−１〜
９−ｎの他方の入力端子に接続されている。

なお、ＣＰＵＩではインバータ１９の出力信号（応答信
号Ｓ６）が“Ｌ”レベルの場合のみ前記ＡＮＤゲート９
−１〜９−ｎから出力される信号を入力データとして取
り込むことができ、それ以外の場合はデータの取込みを
禁止される。

すなわち、応答信号Ｓ６は、ＣＰＵＩのデータ取込禁止
信号として機能し、応答信号Ｓ６が“Ｌ“レベルの期間
は、両者の間での信号の授受が禁止される。

以下、このような構成を有する端末装置３−１の各部の
動作を、■バスから抜去る場合と、■バスに接続（挿入
）する場合とに分けて詳細に説明する。

■バスから抜去る場合 選択回路１５は、バス２からのアドレス信号Ｓ１が予め
設定された自己のアドレス設定値と一致した場合のみ、
該バス２からのアクセス信号３２ａを反転し、アクセス
信号Ｓ２ｂとして処理部１２に出力する。

抜去の必要が無い場合には挿抜スイッチ４が開放されて
いるため、遅延回路７の出力信号Ｓ４は“Ｈルベルとな
っている。したがって、ＡＮＤゲート９−１〜９−ｎは
イネーブル状態、インバータ１９からの応答信号Ｓ６は
“Ｌ°レベルとなっている。

ここで、ＣＰＵ１からアクセス信号Ｓ２°ａが出力され
、その時のアドレス信号Ｓ１が当該端末装置３−１のア
ドレス設定値と一致すると、該アクセス信号８２ａの反
転信号であるアクセス信号Ｓ２ｂが処理部１２に出力さ
れ、該処理部１２では予定の処理を実行後、処理後のデ
ータを信号ＳＩＯとしてＡＮＤゲート９−１〜９−ｎに
出力する。

このとき、該ＡＮＤゲート９−１〜９−ｎはイネーブル
状態、応答信号Ｓ６は“Ｌ”レベルとなっているので、
処理部１２から出力された信号ＳＩＯはＡＮＤゲート９
−１〜９−ｎを介してバス２に出力され、ＣＰＵＩは該
信号をデータとして取込む。

ここで、上記のような通常動作が行われている状態で前
記挿抜スイッチ４が閉じられると１、遅延回路７の出力
信号Ｓ４のレベルが徐々に低下するので、遅延回路７を
構成する抵抗Ｒ１、容量Ｃ１によって予め設定された立
下がり遅延時間Δｔ１後にスレッシュホールドレベルｖ
１１を維持できなくなると、前記ＡＮＤゲート９−１〜
９−ｎはディスエイプル状態となり、その出力インピー
ダンスがハイインピーダンスとなる。

同様に、インバータ１９から出力される応答信号Ｓ６も
、Δｔ１後に“Ｈ″レベルなる。

このとき、前記遅延回路７の立下がり遅延時間Δｔ１は
、ＣＰＵ１のアクセス信号の有効時間Δｔ４以上の長さ
、すなわちアクセス信号Ｓ２ｂの立上がりから立下がり
までの時間以上の長さに設定されている。

したがって、アクセス信号が出力されているときに挿抜
スイッチ４が閉じられても、出力中の伝送信号ＳＩＯが
挿抜信号Ｓ３によって中断されることはなく、該アクセ
ス信号に対応した処理部１２からの出力信号ＳＩＯは完
全な状態でバス２に出力される。

また、抜去操作はΔｔ１経過後に行われ、このときには
ＡＮＤゲート９−１〜９−ｎの出力伝送路（出力信号８
９）がハイインピーダンス状態になっているので、抜去
によって端末装置への電力供給が遮断されても、ＡＮＤ
ゲート９−１〜９−ｎから不正規信号が伝送されること
は無い。

さらに、挿抜スイッチ４が閉じられてから時間Δｔ１後
に応答信号Ｓ６が“Ｈ“レベルとなるので、ＣＰＵＩは
、ハイインピーダンス状態であるＡＮＤゲート９−１〜
９−ｎの出力状態をデータとして取込むことがなく、不
正規な信号がＣＰＵ１に取込まれることがない。

■バスに接続（挿入）する場合 挿入の場合は、挿抜スイッチ４を予め閉じた状態で端末
装置３−１をバス２と接続し、その後に前記挿抜スイッ
チ４を開放する。このようにすれば、端末装置３−１が
バス２に接続されるときには、ＡＮＤゲート９−１〜９
−　ｎの出力インピーダンスがハイインピーダンスにな
っているため、不正規信号がバス２に出力されることが
ない。

挿抜スイッチ４が開放されると、遅延回路７の出力レベ
ルが徐々に上昇し、立上がり遅延時間Δｔ３後にＡＮＤ
ゲート９−１〜９−　ｎがイネーブル状態、インバータ
１９から出力される応答信号Ｓ６は“Ｌルーベルとなる
ので、挿抜スイッチ４を開放後、時間Δｔ３経過後にデ
ータの入出力が可能となる。

したがって、ＣＰＵＩからのアクセス信号が入力され、
信号Ｓ２ｂが“Ｈ”レベルのときに挿抜スイッチ４を開
放しても、その時点では応答信号Ｓ６が“Ｈ“レベルで
あるためにＣＰＵ１はその時のＡＮＤゲート９−１〜９
−ｎからの出力信号（ハイインピーダンス状態）をデー
タとして取込まないので、不正規な信号がＣＰＵＩにデ
ータとして取込まれることがない。

このように、本実施例によれば、どのようなタイミング
で挿抜信号が出力されても、端末装置３−１からの伝送
信号が挿抜信号によって中断されることがなく、また、
不正規な信号がＣＰＵＩにデータとして取込まれること
がない。

第４図は本発明のその他の実施例のブロック図、第７図
は第４図の主要部のタイミングチャートであり、第４図
において第１図と同一の符号は同一または同等部分を表
しているのでその説明は省略する。

前記第１図に関して説明した実施例では、確率的には非
常に希なことではあるが、第６図に示したタイミングチ
ャートかられかるように、抜去時および挿入時において
、挿抜スイッチ４を閉じてから立下がり遅延時間Δｔ１
以内、あるいは挿抜スイッチ４を開放後、立上がり遅延
時間Δｔ３以内にアクセス信号が入力されると、該アク
セス信号に応答して処理部１２からＣＰＵＩ出力される
伝送信号ＳＩＯが、ＡＮＤゲート９−１〜９−ｎによっ
て中断されてしまう可能性がある。

本実施例は、このような場合でもアクセス信号を中断さ
せることがない活線挿抜装置の一実施例である。

本実施例においては、前記挿抜スイッチ４の他端が、第
１の遅延回路７、第２の遅延回路１１、および先着判定
回路１０内のＡＮＤゲート１３の一方の入力端子に接続
されている。

前記第１の遅延回路７の出力端子はＡＮＤゲート９−１
〜９−ｎの一方の入力端子に接続され、かつインバータ
１９を介してＯＲゲート１６の一方の入力端子に接続さ
れ、該ＡＮＤゲート９−１〜９−ｎ、ＯＲゲート１６の
出力端子はバス２に接続されている。

前記第２の遅延回路１１の出力端子は前記ＡＮＤゲート
１３の他方の入力端子に接続され、該ＡＮＤゲート１３
の出力端子はフリップフロップ１８のデータ端子りに接
続されている。

一方、バス２のアドレス線とアクセス線は選択回路１５
の入力端子に接続され、該選択回路１５の出力端子は処
理部１２、前記フリップフロップ１８のリセット端子Ｒ
１およびバッファ１４に接続され、該バッファ１４の出
力端子は前記フリップフロップ１８のクロック端子ＣＬ
に接続されている。

前記ＡＮＤゲート１３、フリップフロップ１８、および
バッファ１４によって構成される先着判定回路１０は、
ＡＮＤゲート１３の出力信号Ｓ８とアクセス信号Ｓ２ｂ
との先着判定を行なう。

具体的にいえば、ＡＮＤゲート１３の出力信号Ｓ８がア
クセス信号Ｓ２ｂよりも先着した場合、すなわち、アク
セス信号Ｓ２ｂが立ち上がる時点で信号Ｓ８が“Ｌ゛レ
ベル場合は出力信号Ｓ５をＨ“レベルに保ち、アクセス
信号Ｓ２ｂが信号Ｓ８よりも先着した場合、すなわち、
信号Ｓ８がＨ”レベルの時にアクセス信号３２ａが立ち
上がった場合は、アクセス信号Ｓ２ｂの立ち」二がりと
同時に出力信号Ｓ５を“Ｌ”レベルとし、その後、該ア
クセス信号Ｓ２ｂが立ち下がったと同時に出力信号Ｓ５
を“Ｈ”　レベルに保つように機能する。

前記処理部１２の出力端子は前記ＡＮＤゲート９−１〜
９−ｎの他方の入力端子に接続されている。また、前記
フリップフロップ１８の反転出力端子σ、すなわち先管
判定回路１０の出力端子は前記ＯＲゲート１６の他方の
入力端子に接続されている。

なお、先着判定回路１０からの出力信号Ｓ５は、ＯＲゲ
ート１６、バス２を介し、応答信号としてＣＰＵＩに出
力される。

以下、このような構成を有する端末装置３−１の各部の
動作を、■バスから抜去る場合と、■バスに接続（挿入
）する場合に分けて詳細に説明する。

■バスから抜去る場合 抜去の必要が無い場合には挿抜スイッチ４が開放されて
いるため、第１の遅延回路７の出力信号Ｓ４は“Ｈ”レ
ベルとなっている。したがって、ＡＮＤゲート９−１〜
９−ｎはイネーブル状態となっている。

また、挿抜信号Ｓ３と第２の遅延回路１１の出力Ｓ７が
共に“Ｈ°レベルであるため、ＡＮＤゲート１３の出力
信号Ｓ８も“Ｈ２レベルとなっている。

したがって、アクセス信号が入力されない状態では、先
着判定回路１０の出力信号Ｓ５は“Ｈ”レベルであり、
ＯＲゲート１６から出力される応答信号Ｓ６は’Ｈ”レ
ベルとなっている。

ここで、ＣＰＵＩからアクセス信号Ｓ２ａが出力され、
その時のアドレス信号Ｓ１が当該端末装置３−１のアド
レス設定値と一致すると、アクセス信号Ｓ２ｂが先着判
定回路１０内のフリップフロップ１８に入力される。

前記先着判定回路１０では、出力信号Ｓ８が“Ｈ″レベ
ルあるためにアクセス信号Ｓ２ｂの立ち上がりと同時に
出力信号Ｓ５を立ち下げる。

すなわち、アクセス信号Ｓ２ｂが挿抜信号Ｓ３よりも先
着したと判断する。

その結果、ＯＲゲート１６から出力される応答信号Ｓ６
が“Ｌ”レベルとなるので、処理部１２から出力される
信号ＳＩＯはそのままバス２に出力され、ＣＰＵ１に取
込まれる。

ここで、上記のようにして通常動作が行われている状態
で前記挿抜スイッチ４を閉じると、第１の遅延回路７の
出力信号Ｓ４のレベルが徐々に低下するので、前記ＡＮ
Ｄゲート９−１〜９−ｎは時間Δｔ１後にディスエイプ
ル状態となり、その出力インピーダンスは他方の入力信
号の如何にかかわらずハイインピーダンスとなる。

なお、第１の遅延回路７の遅延時間Δｔ１は、第１図に
関して説明した場合と同様の長さに設定されているので
、アクセス信号が出力されている最中に挿抜スイッチ４
が閉じられても、ＡＮＤゲ−）９−１〜９−ｎからバス
２に出力される信号が中断されることはない。

先着判定回路１０では、挿抜信号Ｓ３とアクセス信号Ｓ
２ｂとの先着判定を行い、挿抜信号Ｓ３が“Ｈ”レベル
のときにアクセス信号Ｓ２ｂが立上がると、アクセス信
号Ｓ２ｂが挿抜信号Ｓ３よりも先着したこととなるので
、上記した通常動作の場合と同様に、アクセス信号Ｓ２
ｂの立ち上がりと同時に出力信号Ｓ５を“Ｌ＃レベルに
する。

したがって、処理部１２から該アクセス信号Ｓ２ａに応
答したデータが出力されれば、ＣＰＵ１は該出力データ
を取り込むことができる。

なお、アクセス信号Ｓ２ｂがその後立下がるとフリップ
フロップ１８がリセットされる。したがって、先着判定
回路１０の出力信号Ｓ５が“Ｈ”レベルとなり、ＯＲゲ
ート１６の出力信号Ｓ６も“Ｈ″レベルなるので、ＣＰ
Ｕ１はそれ以降の前記ＡＮＤゲート９−１〜９−ｎから
の出力信号をデータとして取り込むことができない。

一方、挿抜信号がｍＬ２レベルのときにアクセス信号Ｓ
２ｂが立ち上がると、挿抜信号Ｓ３がアクセス信号Ｓ２
ｂよりも先着したことになるので、先着判定回路１０は
出力信号Ｓ５を“Ｈ″レベル保つ。したがって、それ以
降にアクセス信号Ｓ２ｂが立ち上がり、処理部１２から
該アクセス信号Ｓ２ｂに対する信号ＳＩＯが出力されて
も、ＣＰＵＩは該出力信号をデータとして取り込むこと
ができない。

このように、本実施例によれば、挿抜信号Ｓ３がアクセ
ス信号Ｓ２ｂよりも先に出力されると、応答信号Ｓ６が
“Ｈ°レベルを維持するので、挿抜信号が出力されてか
ら立下り遅延時間Δｔ１内にアクセス信号が人力し、Ａ
ＮＤゲート９−１〜９−ｎから該アクセス信号に応答し
た信号ＳＩＯが出力されても、ＣＰＵＩは該信号をデー
タとして取り込むことができなくなる。

したがって、どのようなタイミングでアクセス信号が出
力されても、中断された信号がＣＰＵ　１に取込まれる
ことはない。

■バスに接続（挿入）する場合 挿入の場合は、挿抜スイッチ４を閉じた状態で端末装置
３−１をバス２と接続し、その後に前記挿抜スイッチ４
を開放する。

挿抜スイッチ４が開放されると、第１の遅延回路および
第２の遅延回路の出力レベルが徐々に上昇し、時間Δｔ
３後にＡＮＤゲート９−１〜９−ｎがイネーブル状態と
なり、時間Δｔ２後にＡＮＤゲート１３からの出力信号
Ｓ８が“Ｈ“レベルとなる。

このとき、第１の遅延回路による立上がり遅延時間Δｔ
３内にＣＰＵからアクセス信号が出力されたとしても、
前記第２の遅延回路７の遅延時間Δｔ２は、Δｔ２＞Δ
ｔ３の長さに設定されているので、遅延時間Δｔ２経過
後にＡＮＤゲート１３の出力信号Ｓ８が”Ｌ″レベルな
る。

すなわち、遅延時間Δｔ２以内にアクセス信号が出力さ
れても応答信号Ｓ５は“Ｈ”レベルのままである。

したがって、たとえ立上がり遅延時間Δｔ３内にアクセ
ス信号が出力されたとしても、ＣＰＵＩは、該アクセス
信号に対して処理部１２が出力した信号をデータとして
取込むことができない。

このように、本実施例によれば、ＣＰＵのアクセスタイ
ミングを意識することなく装置の挿抜を行うことが可能
となる。

なお、第４図に関して説明した実施例においては、第２
の遅延回路１１を設けるものとして説明したが、前記第
１図に関して説明した挿入時の問題は発生確率が非常に
小さいので、構成の簡略化を優先させるのであれが、第
５図に示したように該第２の遅延回路１１を省略し、挿
抜信号Ｓ３が直接先着判定回路１０に入力されるように
しても良い。

第３図は本発明のその他の実施例のブロック図であり、
第１図と同一の符号は同一または同等部分をあられして
いる。

本実施例では、挿抜信号Ｓ３が直接ＣＰＵＩに取り込ま
れるようにした点に特徴がある。

挿抜信号Ｓ３が人力されると、ＣＰＵＩはそれ以降の該
端末装置に対するアクセスを停止する。

本実施例においても、前記と同様にＣＰＵのアクセスタ
イミングを意識することなく装置の挿抜を行うことが可
能となる。

なお、」二足した実施例のいずれにおいても、処理部１
２がデータ出力装置であるものとして説明したが、本発
明はこれのみに限定されるものではなく、処理部１２が
バス２からのデータを受信して該データに対応した動作
を行うデータ入力装置であれば、該入力装置等に不正規
な信号が伝送されなくなるという効果を達成することが
できる。

この場合は前記ＡＮＤゲート９−１〜９−ｎの人出力方
向が逆向きになるだけで、その他の部分は上記と同様の
構成でよいことは明らかであろう。

（発明の効果） 以上の説明から明らかなように、本発明によれば次のよ
うな効果が達成される。

（１）どのようなタイミングで挿抜信号が出力されても
、伝送が挿抜信号によって中断されることがなく、さら
には、ＣＰＵから端末装置または端末装置からＣＰＵに
対して不正規な信号が伝送されることがない。

したがって、ＣＰＵのアクセスタイミングを意識するこ
となく装置の挿抜を行うことが可能となる （２）挿抜信号とＣＰＵからのアクセス信号とが出力さ
れた順番を判定する手段を具備すれば、挿抜信号が出力
された以降のアクセス信号を無効にすることができる。

したがって、アクセス信号が連続して出力されるＣ　Ｐ
　Ｕと端末装置との挿抜においても、アクセス信号が中
断されたり、不正規な信号が授受されることがない。

【図面の簡単な説明】

第１図は本発明の一実施例である活線挿抜装置を具備し
た端末装置によって構成された制御システムのブロック
図である。 第２，６図は第１図の主要部のタイミングチャートであ
る。 第３図は本発明の中央演算処理装置の一実施例のブロッ
ク図である。 第４．５図は本発明のその他の実施例である活線挿抜装
置を具備した端末装置によって構成された制御システム
のブロック図である。 第７図は第４図の主要部のタイミングチャートである。 １・・・ＣＰＵ、２・・・バス、３−１．３−２・・・
端末装置、４・・・挿抜スイッチ、７・・・第１の遅延
回路、９−１〜９−ｎ、１６−ＡＮＤゲート、１　Ｇ　
−・・先着判定回路、１１・・・第２の遅延回路、１２
・・・処理部、１５・・・選択回路

Claims (11)

【特許請求の範囲】
1. （１）中央演算処理装置と端末装置とを接続する信号伝
   送路の接続・切離しを行う活線挿抜装置において、 挿抜信号を出力するスイッチ手段と、 前記挿抜信号をΔｔ１時間遅延して出力する第１の遅延
   回路と、 前記信号伝送路の接続・切離しを制御する第１のゲート
   とを具備し、 前記第１のゲートによる信号伝送路の接続・切離し制御
   を、前記第１の遅延回路からの出力信号によって行うよ
   うにしたことを特徴とする活線挿抜装置。
2. （２）前記第１の遅延回路の出力信号を、データ取込禁
   止信号として出力することを特徴とする特許請求の範囲
   第１項記載の活線挿抜装置。
3. （３）前記挿抜信号と中央演算処理装置からのアクセス
   信号との入力の先着順位を比較し、 挿抜信号がアクセス信号よりも早く入力した場合は、直
   ちにデータ取込禁止信号を出力し、アクセス信号が挿抜
   信号よりも早く入力した場合は、該アクセス信号の有効
   時間Δｔ４経過後に前記データ取込禁止信号を出力する
   先着順位判定手段をさらに具備したことを特徴とする特
   許請求の範囲第１項または第２項記載の活線挿抜装置。
4. （４）前記先着順位判定手段は、データ端子には挿抜信
   号が供給され、クロック端子にはアクセス信号が供給さ
   れ、リセット端子には前記アクセス信号の反転信号が供
   給され、セット端子には“Ｌ”レベルが供給されたＤタ
   イプのフリップフロップであり、前記データ取込禁止信
   号は反転出力端子から出力されることを特徴とする特許
   請求の範囲第３項記載の活線挿抜装置。
5. （５）前記挿抜信号をΔｔ２時間遅延して出力する第２
   の遅延回路と、 前記挿抜信号と第２の遅延回路からの出力信号との論理
   積を出力する第２のゲートとをさらに具備し、 前記フリップフロップのデータ端子には、前記第２のゲ
   ートの出力信号が供給されることを特徴とする特許請求
   の範囲第４項記載の活線挿抜装置。
6. （６）前記第１のゲートは、挿抜信号が“Ｌ”レベルで
   ある場合に出力をハイインピーダンスとするオープンコ
   レクタ出力段を有することを特徴とする特許請求の範囲
   第１項ないし第５項のいずれかに記載の活線挿抜装置。
7. （７）前記遅延時間Δｔ１は、少なくとも前記アクセス
   信号の有効時間Δｔ４より長いことを特徴とする特許請
   求の範囲第１項ないし第５項のいずれかに記載の活線挿
   抜装置。
8. （８）前記遅延時間Δｔ２は、前記遅延時間Δｔ１より
   も長いことを特徴とする特許請求の範囲第５項ないし第
   ７項のいずれかに記載の活線挿抜装置。
9. （９）前記アクセス信号は、リード信号またはライト信
   号であることを特徴とする特許請求の範囲第３項ないし
   第７項のいずれかに記載の活線挿抜装置。
10. （１０）前記挿抜信号を中央演算処理装置に伝送するこ
    とによって、該中央演算処理装置から自己に対するアク
    セス信号の出力を停止させることを特徴とする活線挿抜
    装置。
11. （１１）中央演算処理装置と端末装置とを接続する信号
    伝送路の接続・切離しを行う活線挿抜方法において、 切離し時には挿抜信号を出力し、 前記挿抜信号が出力した後、少なくとも中央演算処理装
    置から出力されるアクセス信号の有効時間よりも長い時
    間が経過した後に、前記信号伝送路をハイインピーダン
    ス状態とし、 前記信号伝送路がハイインピーダンス状態となった後に
    端末装置と中央演算処理装置とを切り離し、 接続時には挿抜信号が出力される状態で端末装置と中央
    演算処理装置とを接続し、 挿抜信号の出力を停止し、 前記挿抜信号が停止された後、少なくとも中央演算処理
    装置から出力されるアクセス信号の有効時間よりも長い
    時間が経過した後に、端末装置と中央演算処理装置との
    信号授受を許可することを特徴とする活線挿抜方法。