JPH02105959A - アドレスデコーダを有したｉ／ｏチップ - Google Patents
アドレスデコーダを有したｉ／ｏチップInfo
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- JPH02105959A JPH02105959A JP63258510A JP25851088A JPH02105959A JP H02105959 A JPH02105959 A JP H02105959A JP 63258510 A JP63258510 A JP 63258510A JP 25851088 A JP25851088 A JP 25851088A JP H02105959 A JPH02105959 A JP H02105959A
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- chip
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- 238000013507 mapping Methods 0.000 claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
- 241001234891 Bletia purpurea Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレスデコーダを有したＩ／Ｏチップに関
する。
する。
今日、シングルチップマイクロコンピュータは、多様化
しているアプリケーションを実現するためによシ専用化
したハードウェア機能が要求されている。つま、９ＣＰ
Ｕコアは則−としながら、Ｉｌｏを異にするバリエーシ
ョンの豊富な製品への要求が高まっている。
しているアプリケーションを実現するためによシ専用化
したハードウェア機能が要求されている。つま、９ＣＰ
Ｕコアは則−としながら、Ｉｌｏを異にするバリエーシ
ョンの豊富な製品への要求が高まっている。
一方、各アプリケーションにおいても製品のライフサイ
クルが短かくなっているため、開発期間の短縮が望まれ
ている。
クルが短かくなっているため、開発期間の短縮が望まれ
ている。
このためシングルチップマイクロコンピュータ用の開発
支援装置においてもＣＰＵコアを同一としたＩｌｏの異
なる多品種のシングルチップマイクロコンピュータを早
期にサホートすることが要求されている。
支援装置においてもＣＰＵコアを同一としたＩｌｏの異
なる多品種のシングルチップマイクロコンピュータを早
期にサホートすることが要求されている。
一般に、開発支援装置においては、最終ターゲラトチバ
イスをエミュレートするためのチップが必要である。
イスをエミュレートするためのチップが必要である。
ＣＰＵコアを同一とし、１／Ｏの異なるターケラトデバ
イスごとにエミュレートチップを再度開発する場合には
、多大の開発期間が必要である。
イスごとにエミュレートチップを再度開発する場合には
、多大の開発期間が必要である。
従がってこれらの要求に対応する１つの方法として、開
発支援装置内に最終チップのうちＣＰＵコア部の動作を
エミュレートするチップと、複数のＩ／Ｏ部の動作をエ
ミュレートするチップを組み合わせて使用する方法があ
る。つまシ、１種類のＣＰＵコアチップと多様なＩ／Ｏ
チップ群を用意し、これらのチップを組み合わせて最終
チップをエミュレートする方法である。
発支援装置内に最終チップのうちＣＰＵコア部の動作を
エミュレートするチップと、複数のＩ／Ｏ部の動作をエ
ミュレートするチップを組み合わせて使用する方法があ
る。つまシ、１種類のＣＰＵコアチップと多様なＩ／Ｏ
チップ群を用意し、これらのチップを組み合わせて最終
チップをエミュレートする方法である。
この方法では、多品種のシングルチップマイコンをエミ
ュレートするためには、既にＣＰ［Ｊコアチップの開発
が完了している場合には新規１／Ｏチツプのみを開発す
ればいいため、開発期間を短縮できる。この結果、開発
支援装置にとって、重も重要である、最終チップが製品
化される前の開発支援装置の提供が可能となる。
ュレートするためには、既にＣＰ［Ｊコアチップの開発
が完了している場合には新規１／Ｏチツプのみを開発す
ればいいため、開発期間を短縮できる。この結果、開発
支援装置にとって、重も重要である、最終チップが製品
化される前の開発支援装置の提供が可能となる。
一般にこれらのＩ／Ｏチップ群の、ＣＰＵコアチップと
直結できる構成となっており、また複数の任意Ｉ／Ｏチ
ップがＣＰＵコアチップに接続されるため、各Ｉ／Ｏチ
ップが各自のアドレスを決定するアドレスデコーダを内
蔵している。
直結できる構成となっており、また複数の任意Ｉ／Ｏチ
ップがＣＰＵコアチップに接続されるため、各Ｉ／Ｏチ
ップが各自のアドレスを決定するアドレスデコーダを内
蔵している。
一方マイクロコンピュータは販売価格が安価なため（」
−品種を多量に販売しなければならない。
−品種を多量に販売しなければならない。
このため雑多のＩ／Ｏバリエーション要求に対応するた
めには、工／Ｏ部の違いによって多品種のマイクロコン
ピュータを開発するのではなく、同一品種のマイクロコ
ンピュータにあらかじめ各種Ｉ／Ｏ機能ブロックを持た
せて、各要求ごとに必１１１１／Ｏ部を選択マツピング
することによって、同一品種を多量に販売することが可
能となる。
めには、工／Ｏ部の違いによって多品種のマイクロコン
ピュータを開発するのではなく、同一品種のマイクロコ
ンピュータにあらかじめ各種Ｉ／Ｏ機能ブロックを持た
せて、各要求ごとに必１１１１／Ｏ部を選択マツピング
することによって、同一品種を多量に販売することが可
能となる。
同一マイクロコンピュータにあらかじめ各＠１／Ｏ機能
ブロックを持たせる場合、使用しない１／Ｏ機能ブロッ
クのマスク方法および、任意アドレスへのマツピング方
法が問題となる。
ブロックを持たせる場合、使用しない１／Ｏ機能ブロッ
クのマスク方法および、任意アドレスへのマツピング方
法が問題となる。
第４図に従来のＩ／Ｏチップのブロック図を示す。この
例では、シリアルインターフェースブロック８とタイマ
ーブロック９を有するＩ／Ｏチップを例として示す。
例では、シリアルインターフェースブロック８とタイマ
ーブロック９を有するＩ／Ｏチップを例として示す。
まずパワーオン後にリセット端子２３を＠″０”にし、
リセット信号２４ｔ−介しシリアルインター７エイスブ
ロツク８およびタイマーブロック９をリセットし、リセ
ットが完了するとリセット端子２３をインアクティブに
し、リセットを解除する。
リセット信号２４ｔ−介しシリアルインター７エイスブ
ロツク８およびタイマーブロック９をリセットし、リセ
ットが完了するとリセット端子２３をインアクティブに
し、リセットを解除する。
リセット後シリアルインター７エーズブロツク８を操作
するためには、アドレスバス１１を介しアドレスデコー
ダ７にシリアルインターフェースブロック８のマツピン
グアドレスを入力し、シリアルインターフェースブロッ
ク用アドレスデコーダ出力２０を″Ｏ＃とすることでシ
リアルインターフェースブロック８のチップセレクト信
号をアクティブとする。この時タイマーブロック用アド
レスデコーダ出力２１は、′１”となっている。
するためには、アドレスバス１１を介しアドレスデコー
ダ７にシリアルインターフェースブロック８のマツピン
グアドレスを入力し、シリアルインターフェースブロッ
ク用アドレスデコーダ出力２０を″Ｏ＃とすることでシ
リアルインターフェースブロック８のチップセレクト信
号をアクティブとする。この時タイマーブロック用アド
レスデコーダ出力２１は、′１”となっている。
この状態で、データバス１２にシリアルインターフェー
スブロック８への必要設定データを入力する。入力され
たデータに従って、シリアルインターフェースブロック
８よシリアルインターフェースブロック入出力信号１４
にシリアルインターフェースブロック入出力信号が入力
あるいは出力される。
スブロック８への必要設定データを入力する。入力され
たデータに従って、シリアルインターフェースブロック
８よシリアルインターフェースブロック入出力信号１４
にシリアルインターフェースブロック入出力信号が入力
あるいは出力される。
タイマーブロック９を操作するときも同様に。
アドレスバス１１を介しアドレスデコーダ７にタイマー
ブロック９のマツピングアドレスを入力し、タイマーブ
ロック用アドレスデコーダ出力２１を／Ｏ＃とし、タイ
マーブロック９のチップセレクト信号をアクティブとす
る。この状態でデータバス１２にタイマーブロック９へ
の必要設定データを入力する。入力されたデータに従っ
て、タイマーブロック９よシタイマーブロック入出力バ
ス１５にタイマーブロック入出力信号が入力あるいは出
力される。
ブロック９のマツピングアドレスを入力し、タイマーブ
ロック用アドレスデコーダ出力２１を／Ｏ＃とし、タイ
マーブロック９のチップセレクト信号をアクティブとす
る。この状態でデータバス１２にタイマーブロック９へ
の必要設定データを入力する。入力されたデータに従っ
て、タイマーブロック９よシタイマーブロック入出力バ
ス１５にタイマーブロック入出力信号が入力あるいは出
力される。
第５図に従来のＩ／Ｏチップを２個使用したエミエレー
ションチップの一部のブロック図を示す。
ションチップの一部のブロック図を示す。
この場合アドレスバス１１の最上位ビットであるアドレ
スデコーダセレクト信号２８を用いて１／Ｏチツプ３０
および３０’のアドレスデコーダ７および７′のチップ
セレクト信号とする。
スデコーダセレクト信号２８を用いて１／Ｏチツプ３０
および３０’のアドレスデコーダ７および７′のチップ
セレクト信号とする。
一方、各Ｉ／Ｏチップのアドレスデコーダ７および７′
は固定ハードウェアで構成されているため、シリアルイ
ンターフェースブロックやタイマーブロックなど各Ｉ／
Ｏ機能ブロックのアドレスデコーダセレクト信号による
チップセレクトアドレスに対するオフセットアドレスは
固定である。
は固定ハードウェアで構成されているため、シリアルイ
ンターフェースブロックやタイマーブロックなど各Ｉ／
Ｏ機能ブロックのアドレスデコーダセレクト信号による
チップセレクトアドレスに対するオフセットアドレスは
固定である。
第５図のＩ／Ｏブロックのアドレスマツピングを第６図
（ａ）に示す。
（ａ）に示す。
Ｉ／Ｏチップ３０のＩ／Ｏブロック１、Ｉ／Ｏブロック
２およびＩ／Ｏブロック・３がそれぞれ／Ｏ０番地、１
／Ｏ番地、１２０番地に内部的にマツピングされておシ
、同様にＩ／Ｏチップ３０′のＩ／Ｏブロック１’
Ｉ／Ｏブロック２′およびＩ／Ｏブロック３′がそれぞ
れ／Ｏ０番地。
２およびＩ／Ｏブロック・３がそれぞれ／Ｏ０番地、１
／Ｏ番地、１２０番地に内部的にマツピングされておシ
、同様にＩ／Ｏチップ３０′のＩ／Ｏブロック１’
Ｉ／Ｏブロック２′およびＩ／Ｏブロック３′がそれぞ
れ／Ｏ０番地。
１／Ｏ番地、１２０番地に内部的にマツピングされてい
る場合を例にとる。
る場合を例にとる。
ここで、メインチップｌよシアドレスパス１１の下位か
ら１３ビツト目に／Ｏ＃が出力された場合には、アドレ
スデコーダセレクト信号２８を介してＩ／Ｏチップ３０
のチップセレクト信号はアクティブとなシ、アドレスデ
コーダセレクト信号２８及びインバータ２９を介してＩ
／Ｏチップ３０’のチップセレクト信号はインアクティ
ブとなる。
ら１３ビツト目に／Ｏ＃が出力された場合には、アドレ
スデコーダセレクト信号２８を介してＩ／Ｏチップ３０
のチップセレクト信号はアクティブとなシ、アドレスデ
コーダセレクト信号２８及びインバータ２９を介してＩ
／Ｏチップ３０’のチップセレクト信号はインアクティ
ブとなる。
同様にメインチップｌよシアドレスパス１】の下位から
１３ビツト目に”１”が出力された場合には、アドレス
デコーダセレクト信号２８を介してＩ／Ｏチップ３０の
チップセレクト信号はインアクティブとなシ、アドレス
デコーダセレクト信号２８及びインバータ２９を介して
Ｉ／Ｏチップ３０′のチップセレクト信号はアクティブ
となる。
１３ビツト目に”１”が出力された場合には、アドレス
デコーダセレクト信号２８を介してＩ／Ｏチップ３０の
チップセレクト信号はインアクティブとなシ、アドレス
デコーダセレクト信号２８及びインバータ２９を介して
Ｉ／Ｏチップ３０′のチップセレクト信号はアクティブ
となる。
従って、メインチップ１から見た場合、■／Ｏチップ３
０のＩ／Ｏブロックｔ、１／Ｏブロツク２およびＩ／Ｏ
ブロック３はそれぞれ０／Ｏ０番地。
０のＩ／Ｏブロックｔ、１／Ｏブロツク２およびＩ／Ｏ
ブロック３はそれぞれ０／Ｏ０番地。
０１／Ｏ番地、０１２０番地にアドレスマツピングされ
、Ｉ／Ｏチップ３０′の１／Ｏブロック１′、Ｉ／Ｏブ
ロック２′およびＩ／Ｏブロック３′ハそれぞれ１／Ｏ
０番地、１１／Ｏ番地、 １１２０１２０番地レスマツ
ピングされる。
、Ｉ／Ｏチップ３０′の１／Ｏブロック１′、Ｉ／Ｏブ
ロック２′およびＩ／Ｏブロック３′ハそれぞれ１／Ｏ
０番地、１１／Ｏ番地、 １１２０１２０番地レスマツ
ピングされる。
上述した従来のアドレスデコーダを有した１／Ｏテツプ
は各機能ブロックごとにマツピングアドレスがハードウ
ェアによシ構成されているために、一義的な固定アドレ
スマツピングしかデコードできないという欠点がある。
は各機能ブロックごとにマツピングアドレスがハードウ
ェアによシ構成されているために、一義的な固定アドレ
スマツピングしかデコードできないという欠点がある。
従って複数チャンネルのシリアルインターフェースやタ
イマー数の増加、ボート数の増加という要求機能を実現
するためには、高機能のＩ／Ｏチップを新規に開発する
かアドレスデコーダ部のみを変更したＩ／Ｏチップを新
規に開発し従来の１／Ｏチツプとともに使用しなければ
ならない。
イマー数の増加、ボート数の増加という要求機能を実現
するためには、高機能のＩ／Ｏチップを新規に開発する
かアドレスデコーダ部のみを変更したＩ／Ｏチップを新
規に開発し従来の１／Ｏチツプとともに使用しなければ
ならない。
たとえば、従来のＩ／Ｏチップのシリアルインター７エ
ースブロツクのチャネル数が２チヤネルであった場合に
は、４チヤネルのシリアルチャネル要求に対応するため
には、メインチップと、従来のＩ／Ｏチップおよびシリ
アルインターフェースブロック用のアドレスデコーダの
みを変更した新規開発Ｉ／Ｏチップによシ対応しなけれ
ばならないという欠点がある。
ースブロツクのチャネル数が２チヤネルであった場合に
は、４チヤネルのシリアルチャネル要求に対応するため
には、メインチップと、従来のＩ／Ｏチップおよびシリ
アルインターフェースブロック用のアドレスデコーダの
みを変更した新規開発Ｉ／Ｏチップによシ対応しなけれ
ばならないという欠点がある。
また複数個の従来のＩ／Ｏチップを使りて高機能のＩ／
Ｏチップを実現しようとした場合には、Ｉ／Ｏチップの
アドレスデコーダは固定ハードウェアで構成されている
ため、アドレスデコーダセレクト信号によシ各Ｉ／Ｏ機
能ブロックのナツプセレクトアドレスに対するオフセッ
トアドレスが固定されてしまい限られたアドレスマツピ
ングしかできない。従って各Ｉ／Ｏ機能ブロックを任意
のアドレスにマツピングすることができず、Ｉ／Ｏチッ
プのうち使用しない機能ブロックも常にアドレスマツピ
ングされるため、限られたＩ／Ｏアドレス空間に対して
有効にアドレスマツピングできないという欠点がある。
Ｏチップを実現しようとした場合には、Ｉ／Ｏチップの
アドレスデコーダは固定ハードウェアで構成されている
ため、アドレスデコーダセレクト信号によシ各Ｉ／Ｏ機
能ブロックのナツプセレクトアドレスに対するオフセッ
トアドレスが固定されてしまい限られたアドレスマツピ
ングしかできない。従って各Ｉ／Ｏ機能ブロックを任意
のアドレスにマツピングすることができず、Ｉ／Ｏチッ
プのうち使用しない機能ブロックも常にアドレスマツピ
ングされるため、限られたＩ／Ｏアドレス空間に対して
有効にアドレスマツピングできないという欠点がある。
マツピングアドレスを書き込んだ着脱可能なＦＲＯＭに
よシ構成される。
よシ構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
第１図はアドレスデコーダとして、着脱可能なＦＲＯＭ
に任意のマツピンクアドレスを設定した例を示す。さら
に第２図は、ＦＲＯＭのマツピングアドレスのみを変更
したＦＲＯＭを実装した複数の１／Ｏチツグを使用する
ことで、よシ高機能なエミーレーションチップを構成し
た例を示す。
に任意のマツピンクアドレスを設定した例を示す。さら
に第２図は、ＦＲＯＭのマツピングアドレスのみを変更
したＦＲＯＭを実装した複数の１／Ｏチツグを使用する
ことで、よシ高機能なエミーレーションチップを構成し
た例を示す。
第１図においてまずシリアルインターフェースブロック
８およびタイマーブロック９のマツピングアドレスを書
き込んだＦＲＯＭ５を挿着する。
８およびタイマーブロック９のマツピングアドレスを書
き込んだＦＲＯＭ５を挿着する。
ＰＲＯＭ５を挿着後のシリアルインターフェースブロッ
ク８およびタイマーブロック９の操作は、アドレスデコ
ーダとしてＦＲＯＭを用いること以外は、従来例と同じ
である。
ク８およびタイマーブロック９の操作は、アドレスデコ
ーダとしてＦＲＯＭを用いること以外は、従来例と同じ
である。
ＦＲＯＭ５を挿着しない時は、シリアルインターフェー
スブロック用ＰＲＯＭ出力１６およびタイマーブロック
用ＦＲＯＭ出力１７は、プルアップ抵抗２５．２６によ
って１１＃となっているため、シリアルインターフェー
スブロック８およびタイマーブロック９のチップセレク
ト信号はインアクティブとなシ、操作はできない。
スブロック用ＰＲＯＭ出力１６およびタイマーブロック
用ＦＲＯＭ出力１７は、プルアップ抵抗２５．２６によ
って１１＃となっているため、シリアルインターフェー
スブロック８およびタイマーブロック９のチップセレク
ト信号はインアクティブとなシ、操作はできない。
第２図においてまずシリアルインターフェースブロック
８およびタイマーブロック９のマツピングアドレスを書
き込んだＩ／Ｏチップ２用のＰＬ−ＬＯＭ５ と、シリ
アルインターフェースブロック８′およびタイマーブロ
ック９′のマツピングアドレスを書き込んだＩ／Ｏチッ
プ３用のＦＲＯＭ５を挿着する。ＰＲＯＭ５を挿着する
ことによシ、プロセッサユニット４よシアドレスパス１
１とＰＲＯＭ５を介して、シリアルインタ−７エースブ
ロツク用ＦＲＯＭ出力１６およびタイマーブロック用Ｆ
ＲＯＭ出力１７をアクティブにするととＫよシ、シリア
ルインターフェースブロック８およびタイマーブロック
９を操作することができる。同様にプロセッサユニット
４よりアドレスバス１１と２８０Ｍ６を介して、シリア
ルインタ−７エースブロツク用ＦＲＯＭ出力１８および
タイマーブロック用Ｆ ＲＯＭ出力１９をアクティブに
することによシ、シリアルインターフェースブロック８
′ およびタイマーブロック９′を操作することができ
る。操作手順はアドレスデコーダとしてＰ）ｔ、０Ｍ５
とＰＲＯＭ６を用いる事以外は、従来例と同じである。
８およびタイマーブロック９のマツピングアドレスを書
き込んだＩ／Ｏチップ２用のＰＬ−ＬＯＭ５ と、シリ
アルインターフェースブロック８′およびタイマーブロ
ック９′のマツピングアドレスを書き込んだＩ／Ｏチッ
プ３用のＦＲＯＭ５を挿着する。ＰＲＯＭ５を挿着する
ことによシ、プロセッサユニット４よシアドレスパス１
１とＰＲＯＭ５を介して、シリアルインタ−７エースブ
ロツク用ＦＲＯＭ出力１６およびタイマーブロック用Ｆ
ＲＯＭ出力１７をアクティブにするととＫよシ、シリア
ルインターフェースブロック８およびタイマーブロック
９を操作することができる。同様にプロセッサユニット
４よりアドレスバス１１と２８０Ｍ６を介して、シリア
ルインタ−７エースブロツク用ＦＲＯＭ出力１８および
タイマーブロック用Ｆ ＲＯＭ出力１９をアクティブに
することによシ、シリアルインターフェースブロック８
′ およびタイマーブロック９′を操作することができ
る。操作手順はアドレスデコーダとしてＰ）ｔ、０Ｍ５
とＰＲＯＭ６を用いる事以外は、従来例と同じである。
２８０Ｍ５およびＰＲＯＭ６を挿着しない時は、シリア
ルインターフェースブロック用ＰＲＯＭ出力１６゜タイ
マーブロック用ＰＩ−１．ＯＭ出力１７．シリアルイン
ターフェースブロック用Ｐ ）ＬＯＭ出力１８およびタ
イマーブロック用２８０Ｍ出力１９は、プルアップ抵抗
２５，２６．２５’、２６’によって＠″１”となって
いるため、シリアルインターフェースブロック８．タイ
マーブロック９．シリアルインター７エースブロツク８
′およびタイマーブロック９′のチップセレクト信号は
インアクティブとなシ操作はできない。
ルインターフェースブロック用ＰＲＯＭ出力１６゜タイ
マーブロック用ＰＩ−１．ＯＭ出力１７．シリアルイン
ターフェースブロック用Ｐ ）ＬＯＭ出力１８およびタ
イマーブロック用２８０Ｍ出力１９は、プルアップ抵抗
２５，２６．２５’、２６’によって＠″１”となって
いるため、シリアルインターフェースブロック８．タイ
マーブロック９．シリアルインター７エースブロツク８
′およびタイマーブロック９′のチップセレクト信号は
インアクティブとなシ操作はできない。
また第６図（ａ）に対比して、第６図（ｂ）に第２図の
エミュレーションチップのアドレスマツピングの１例を
示す。
エミュレーションチップのアドレスマツピングの１例を
示す。
この場合Ｉ／Ｏチップ２のＩ／Ｏブロック１゜Ｉ／Ｏブ
ロック２およびＩ／Ｏブロック３がそれぞれ／Ｏ０番地
、１／Ｏ番地、１２０番地に内部的にマツピンクされて
おり、同様にＩ／Ｏチップ３のＩ／Ｏブロック１’ 、
Ｉ／Ｏブロック２′およびＩ／Ｏブロック３がそれぞれ
／Ｏ０番地、１／Ｏ番地、１２０番地に内部的にマツピ
ングされている場合を例にとる。
ロック２およびＩ／Ｏブロック３がそれぞれ／Ｏ０番地
、１／Ｏ番地、１２０番地に内部的にマツピンクされて
おり、同様にＩ／Ｏチップ３のＩ／Ｏブロック１’ 、
Ｉ／Ｏブロック２′およびＩ／Ｏブロック３がそれぞれ
／Ｏ０番地、１／Ｏ番地、１２０番地に内部的にマツピ
ングされている場合を例にとる。
また、ＰＲＯＭ５およびＰＲＯＭ６のデータバスの下位
３ビットＤｏ、ＤＩ、Ｄ２がそれぞれＩ／Ｏブロック１
．Ｉ／Ｏブロック２およびＩ／Ｏブロック３のチップセ
レクト端子に接続され、同様に、ＦＲＯＭ６のデータバ
スの下位３ビットＤｏ、Ｄｉ。
３ビットＤｏ、ＤＩ、Ｄ２がそれぞれＩ／Ｏブロック１
．Ｉ／Ｏブロック２およびＩ／Ｏブロック３のチップセ
レクト端子に接続され、同様に、ＦＲＯＭ６のデータバ
スの下位３ビットＤｏ、Ｄｉ。
Ｄ２がそれぞれＩ／Ｏブロック１’ Ｉ／Ｏブロッ
ク２１およびＩ／Ｏブロック３′のチップセレクト端子
に接続されているとする。
ク２１およびＩ／Ｏブロック３′のチップセレクト端子
に接続されているとする。
コノ場合、ＦＲＯＭ５００６００番ｍＫ ＠１／ＯＢ’
。
。
０５００５００番地０ＩＢ″、ｏｓｏｏ番地に“０ＩＩ
Ｂ’。
Ｂ’。
それ以外のアドレスには”’ＩＩＩＢ’を書き込み、Ｐ
几０Ｍ６００７００番地に’ｌｌ０Ｂ’ 、１１２０番
地Ｋ番地０１Ｂ” 、０／Ｏ０番地に＠０ＩＩＢ’、ツ
レ以外のアドレスには″ＩＩＩＢ”を書き込んでおくも
のとする。
几０Ｍ６００７００番地に’ｌｌ０Ｂ’ 、１１２０番
地Ｋ番地０１Ｂ” 、０／Ｏ０番地に＠０ＩＩＢ’、ツ
レ以外のアドレスには″ＩＩＩＢ”を書き込んでおくも
のとする。
このＦＲＯＭ５およびＦＲＯＭ６のデータによシ、メイ
ンチップｌから見た場合、Ｉ／Ｏチップ２のＩ／Ｏブロ
ック１、Ｉ／Ｏブロック２およびＩ／Ｏブロック３はそ
れぞれ０６００番地、 ｏｓｏｏ番地。
ンチップｌから見た場合、Ｉ／Ｏチップ２のＩ／Ｏブロ
ック１、Ｉ／Ｏブロック２およびＩ／Ｏブロック３はそ
れぞれ０６００番地、 ｏｓｏｏ番地。
０８００８００番地レスマツピングされ、Ｉ／Ｏチップ
３のＩ／Ｏブロック １’ Ｉ／Ｏブロック２′およ
びＩ／Ｏブロック３′はそれぞれ０７００７００番地２
０番地、０／Ｏ０番地にアドレスマツピングされる。
３のＩ／Ｏブロック １’ Ｉ／Ｏブロック２′およ
びＩ／Ｏブロック３′はそれぞれ０７００７００番地２
０番地、０／Ｏ０番地にアドレスマツピングされる。
第３図は本発明の第２の実施例のブロック凶である。
第２の実施例はアドレスデコーダとしてＦＲＯＭとアド
レスデコーダを有する。シリアルインター７エースブロ
ツク８およびタイマーブロック９のマツピングアドレス
を書込んだＦＲＯＭ５を挿着した場合には、アドレスデ
コーダ出力バッファ用スイッチ１３はＯＦＦとする。こ
のためアドレスデコーダ出力バッ７ア／Ｏはプルアップ
抵抗２６によ、９ ＯＦＦとなシ、アドレスバス１１よ
シアドレスデコーダ７にアドレスが入力され、シリアル
インターフェースブロック用アドレスデコーダ出力２０
およびタイマーブロック用アドレスデコーダ出力２１が
アクティブとなりても、シリアルインターフェースブロ
ック用ＰＲＯＭ出力１６およびタイマーブロック用Ｆ
ＲＯＭ出力１７にデータは出力されない。図中ＦＲＯＭ
５を介してのシリアルインターフェースブロック８およ
びタイマーブロック９の操作は第１の実施例の第１因と
同じである。
レスデコーダを有する。シリアルインター７エースブロ
ツク８およびタイマーブロック９のマツピングアドレス
を書込んだＦＲＯＭ５を挿着した場合には、アドレスデ
コーダ出力バッファ用スイッチ１３はＯＦＦとする。こ
のためアドレスデコーダ出力バッ７ア／Ｏはプルアップ
抵抗２６によ、９ ＯＦＦとなシ、アドレスバス１１よ
シアドレスデコーダ７にアドレスが入力され、シリアル
インターフェースブロック用アドレスデコーダ出力２０
およびタイマーブロック用アドレスデコーダ出力２１が
アクティブとなりても、シリアルインターフェースブロ
ック用ＰＲＯＭ出力１６およびタイマーブロック用Ｆ
ＲＯＭ出力１７にデータは出力されない。図中ＦＲＯＭ
５を介してのシリアルインターフェースブロック８およ
びタイマーブロック９の操作は第１の実施例の第１因と
同じである。
ＦＲＯＭ５を挿着しない場合には、アドレスデコーダ出
力バッファ用スイッチ１３はＯＮとする。
力バッファ用スイッチ１３はＯＮとする。
このためアドレスデコーダ出力バッファ１ｏはＯＮとな
シ、シリアルインターフェースブロック８およびタイマ
ーブロック９のチップセレクト端子には、アドレスデコ
ーダの出力であるシリアルインターフェースブロック用
アドレスデコーダ出力２０とタイマーブロック用アドレ
スデコーダ出力２１が入力される。図中アドレスデコー
ダ７を介してのシリアルインターフェースブロック８お
よびタイマーブロック９の操作は従来例と同じである。
シ、シリアルインターフェースブロック８およびタイマ
ーブロック９のチップセレクト端子には、アドレスデコ
ーダの出力であるシリアルインターフェースブロック用
アドレスデコーダ出力２０とタイマーブロック用アドレ
スデコーダ出力２１が入力される。図中アドレスデコー
ダ７を介してのシリアルインターフェースブロック８お
よびタイマーブロック９の操作は従来例と同じである。
この実施例では、ＦＲＯＭの挿着とアドレスデコーダ出
力バッ７ア用スイッチによシ各ブロックのチップセレク
ト信号を切シ替えることにより、ＦＲＯＭを挿着した場
合にはＦＲＯＭに書き込まれているマツピングに従って
アドレスデコードが可能であｆｉ、 ＦＲＯＭｌに挿着
しない場合にはアドレスデコーダの固定マツピングアド
レスに従ってアドレスデコードが可能であるという利点
がある。
力バッ７ア用スイッチによシ各ブロックのチップセレク
ト信号を切シ替えることにより、ＦＲＯＭを挿着した場
合にはＦＲＯＭに書き込まれているマツピングに従って
アドレスデコードが可能であｆｉ、 ＦＲＯＭｌに挿着
しない場合にはアドレスデコーダの固定マツピングアド
レスに従ってアドレスデコードが可能であるという利点
がある。
以上説明したように本発明は、アドレスデコーダを着脱
可能なＦＲＯＭによシ構成することによシ、各Ｉ／Ｏ機
能ブロックを任意アドレスにマツピングできＩ／Ｏチッ
プをただ一種のマツピングアドレスに制限されることな
く汎用的に使用できるという効果がある。また使用しな
いＩ／Ｏ機能ブロックハマスクでき、工／Ｏアドレス空
間に対して有効にアドレスマツピングできるという効果
がある。
可能なＦＲＯＭによシ構成することによシ、各Ｉ／Ｏ機
能ブロックを任意アドレスにマツピングできＩ／Ｏチッ
プをただ一種のマツピングアドレスに制限されることな
く汎用的に使用できるという効果がある。また使用しな
いＩ／Ｏ機能ブロックハマスクでき、工／Ｏアドレス空
間に対して有効にアドレスマツピングできるという効果
がある。
一方、マツピングアドレスを変更したＦ ＲＯＭを実装
した、同−Ｉ／Ｏチップを複数個使用することにより、
工／Ｏチップのハードウェアを変更することなしに高機
能なＩ／Ｏチップを簡単に実現できるという効果がある
。
した、同−Ｉ／Ｏチップを複数個使用することにより、
工／Ｏチップのハードウェアを変更することなしに高機
能なＩ／Ｏチップを簡単に実現できるという効果がある
。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の１／Ｏチツプを用いたマイクロコンピュータを
示すブロック図、第３図は本発明の第２の実施例のブロ
ック図、第４図は従来のＩ／Ｏチップのブロック図、第
５図は従来のＩ／Ｏチップを用いたマイクロコンピュー
タを示すブロック図、第６図は従来のＩ／Ｏチップと第
１図のＩ／Ｏチップのアドレスマツピング図である。 １・・・メインチップ、２・・・Ｉ／Ｏチップ、３・・
・１／Ｏチツプ、４・・・プロセッサユニット、５・・
・ＰＲＯＭ１６・・・ＰＲＯＭ１７・７′・・・アドレ
スデコーダ、８・８′・・・シリアルインターフェース
ブロック、９・９′・・・タイマーブロック、／Ｏ・・
°アドレスデコーダ出力バッファ、１１・・・アドレス
バス、１２・・・データバス、１３・・・アドレスデコ
ーダ出力バッファ用スイッチ、１４・１４′・・・シリ
アルインターフェースブロック入出力バス、１５・１５
′・・・タイマーブロック入出力バス、１６・・・シリ
アルインターフェースブロック用ＰＲＯＭ出力、１７・
・・タイマーブロック用ＰＲ，ＯＭ出力、１８・・・シ
リアルインターフェースブロック用ＰＲＯＭ出力、１９
・・・タイマーブロック用ＦＲＯＭ出力、２０・・・シ
リアルインター７エースブロツク用アドレスデータ出力
、２１・・・タイマーブロック用アドレスデコーダ出力
、２２・・・アドレスデコーダ出力バッファ制御信号、
２３・２３′ ・・・リセット端子、２４・２４′・・
・リセット信号、２５・２５′・２６・２６′・２７・
２７′・−・プルアップ抵抗、２８・・・アドレスデコ
ーダセレクト信号。 ２９・・・インバータ、３０・３０′・・・ｌ／Ｏｆツ
ブ。 代理人 弁理士 内 原 晋 〜 ン づ
第１図の１／Ｏチツプを用いたマイクロコンピュータを
示すブロック図、第３図は本発明の第２の実施例のブロ
ック図、第４図は従来のＩ／Ｏチップのブロック図、第
５図は従来のＩ／Ｏチップを用いたマイクロコンピュー
タを示すブロック図、第６図は従来のＩ／Ｏチップと第
１図のＩ／Ｏチップのアドレスマツピング図である。 １・・・メインチップ、２・・・Ｉ／Ｏチップ、３・・
・１／Ｏチツプ、４・・・プロセッサユニット、５・・
・ＰＲＯＭ１６・・・ＰＲＯＭ１７・７′・・・アドレ
スデコーダ、８・８′・・・シリアルインターフェース
ブロック、９・９′・・・タイマーブロック、／Ｏ・・
°アドレスデコーダ出力バッファ、１１・・・アドレス
バス、１２・・・データバス、１３・・・アドレスデコ
ーダ出力バッファ用スイッチ、１４・１４′・・・シリ
アルインターフェースブロック入出力バス、１５・１５
′・・・タイマーブロック入出力バス、１６・・・シリ
アルインターフェースブロック用ＰＲＯＭ出力、１７・
・・タイマーブロック用ＰＲ，ＯＭ出力、１８・・・シ
リアルインターフェースブロック用ＰＲＯＭ出力、１９
・・・タイマーブロック用ＦＲＯＭ出力、２０・・・シ
リアルインター７エースブロツク用アドレスデータ出力
、２１・・・タイマーブロック用アドレスデコーダ出力
、２２・・・アドレスデコーダ出力バッファ制御信号、
２３・２３′ ・・・リセット端子、２４・２４′・・
・リセット信号、２５・２５′・２６・２６′・２７・
２７′・−・プルアップ抵抗、２８・・・アドレスデコ
ーダセレクト信号。 ２９・・・インバータ、３０・３０′・・・ｌ／Ｏｆツ
ブ。 代理人 弁理士 内 原 晋 〜 ン づ
Claims (1)
- 周辺機能を実現するためのＩ／Ｏブロック及び前記Ｉ／
Ｏブロックのマッピングアドレスを任意に設定するため
の書込み可能なメモリをアドレスデコーダとして有する
ことを特徴とするアドレスデコーダを有したＩ／Ｏチッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258510A JPH02105959A (ja) | 1988-10-14 | 1988-10-14 | アドレスデコーダを有したｉ／ｏチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258510A JPH02105959A (ja) | 1988-10-14 | 1988-10-14 | アドレスデコーダを有したｉ／ｏチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105959A true JPH02105959A (ja) | 1990-04-18 |
Family
ID=17321212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258510A Pending JPH02105959A (ja) | 1988-10-14 | 1988-10-14 | アドレスデコーダを有したｉ／ｏチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007153605A (ja) * | 2005-12-08 | 2007-06-21 | Ricoh Co Ltd | シート処理装置及び画像形成装置 |
| DE102007028841A1 (de) * | 2007-06-20 | 2008-12-24 | Endress + Hauser Flowtec Ag | Feldbuseinheit und Verfahren zur Konfiguration einer Feldbuseinheit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155765A (ja) * | 1984-08-27 | 1986-03-20 | Nec Corp | Ｉ／ｏアドレス・デコ−ダ回路 |
-
1988
- 1988-10-14 JP JP63258510A patent/JPH02105959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155765A (ja) * | 1984-08-27 | 1986-03-20 | Nec Corp | Ｉ／ｏアドレス・デコ−ダ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007153605A (ja) * | 2005-12-08 | 2007-06-21 | Ricoh Co Ltd | シート処理装置及び画像形成装置 |
| DE102007028841A1 (de) * | 2007-06-20 | 2008-12-24 | Endress + Hauser Flowtec Ag | Feldbuseinheit und Verfahren zur Konfiguration einer Feldbuseinheit |
| DE102007028841B4 (de) * | 2007-06-20 | 2015-10-08 | Endress + Hauser Flowtec Ag | Feldbuseinheit und Verfahren zur Konfiguration einer Feldbuseinheit |
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