JPH0248741A - マイクロコンピュータのテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンビーータのテスト方式に関する。

〔従来の技術〕

従来のマイクロコンピュータのテスト方式を図面を参照
して説明する。第３図は従来のマイクロコンピュータの
テスト方式の構成図で、１０１はＣＰＵ、１０２はデー
タバス、１０５，１０６は周辺回路、１０７はテスト信
号発生回路、１０８は第２の複数端子、１０９は第３の
複数端子、１１０は第１の複数端子、１１１は第１の切
り換え回路、１１２はテスト用制御信号、２０１は第２
の切夛換え回路、２０２はアドレスバス、２α、３はテ
スト用制御信号、３０１．３０３はデコード回路、３０
２，３０３はデコード信号である。

入力端子１１０よシ通常動作状態を指定する信号を入力
すると、テスト信号発生回路１０７はテスト用制御信号
１１２，２０３によフデータバス１０２を第１の切り換
え回路１１１を介してＣＰＵ１０１へ、アドレスバス２
０２を第２の切り換え回路２０１を介してＣＰＵｌ０Ｌ
へ接続する。

このためＣＰＵはデコーダ３０１，３０３の指定するア
ドレスにマツピングされた周辺回路１０５゜１０６をア
ドレス指定できる様になる。

次に入力端子１１０より周辺回路の分離テストを指定す
る信号を入力すると、テスト信号発生回路１０７はテス
ト用制御信号１１２，２０３によりデータバス１０２を
第１の切り換え回路１１１を介して入出力端子１０８へ
、アドレスバス２０２を第２の切り換え回路２０１を介
して入力端子１０９へ接続する。このため周辺回路１０
５と１０６は端子１０９から入力されるアドレスに従っ
て端子１０８を介してデータの入出力を行なえる様に々
る。

以上、説明した様に従来のテスト方式は、複数の周辺回
路のアドレスマツピングに従って通常動作時にＣＰＵが
指定する轟該周辺回路のアドレスとテスト時に外部端子
により当該周辺回路が指定されるアドレスが同一となっ
ていた。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータのテスト方式は、
周辺回路のアドレスが通常動作時とテスト時で同一とな
っているので、カスタマの指定により任意のアドレスに
任意の周辺回路を任意の個数１チツプ上に集積する様な
マイクロコンピュータ（以下カスタムマイコンと略す）
Ｋ於いては、各周辺回路の動作をテストする時に必要な
テストプログラムとテストパタンを各周辺回路固有の予
め作成されたライブラリにもっている。ところが上記テ
ストパタンには各周辺回路のアドレス情報が含まれてい
るため、カスタマにより各周辺回路のアドレスのマツピ
ングが異々るとテストパタンの修正が必要になシ、又そ
れを避けるには各周辺回路のアドレスマツピングを固定
にしなければならないという欠点がある。

〔課題を解決するための手段〕

本発明のマイクロコンビーータのテスト方式は、第１の
複数端子に印加される信号に基づいて通常動作状態と複
数のテスト状態とを区別するテスト用制御信号を発生す
るテスト信号発生回路と、該テスト用制御信号によりデ
ータバスを通常動作時はＣＰＵへ第１のテスト時は第２
の複数の端子に接続する切り換え回路と、ＣＰＵから周
辺回路のアドレス信号が出力される第１のアドレスバス
と、テスト時に外部よシアドレスを入力する第２のアド
レスバスと、該第１のアドレスバスと該テスト用制御信
号を入力とし第１のデコード信号を出力する複数の第１
のデコード回路と、該第２のアドレスバスと該テスト用
制御信号を入力とし第２のデコード信号を出力する複数
の第２のデコード回路と、該第１のデコード信号と該第
２のデコード信号によりアドレス指定されデータバスを
介してデータの入出力を行なう複数の周辺回路を有する
ことを特徴とする。

第１のデコーダ回路と該複数の第２のデコーダ回路への
入力となるアドレスバスを有し、紋テスト用制御信号に
より該アドレスバスを通常動作時はＣＰＵに第１のテス
ト時は第３の複数の端子へ接続する切り換え回路を有す
る構成にすることもできる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のプロ、り図である。

ＣＰＵｌ０Ｉはプログラムを実行しデータ処理及び周辺
回路の制御を行なう。データバス１０２は周辺回路のデ
ータの入出力を行なう為のバスであり、テスト用制御信
号１１２により通常動作時はＣＰＵｌ０Ｉへ、テスト時
はデータ入出力端子１０８へ接続される。アドレスバス
１０３ハＣＰＵｌ０Ｉからのアドレス情報を伝えデコー
ダ１１５　。

１１９の入力となる。アドレス入力端子１０９はテスト
時の外部からのアドレス入力端子で、アドレスバス１０
４を介してデコーダ１１７，１２１の入力となる。周辺
回路１０５は制御信号１１３とデコード信号１１６，１
１８にょ夛選択されデータバス１０２とデータの入出力
を行なう。周辺回路１０６は制御信号１１４とデコード
信号１２ｏ。

１２２により選択されデータバス１０２とデータの入出
力を行なう。テスト信号発生回路１０７は外部よりのテ
ストモード指定信号を入力端子１１０を介して入力しテ
スト用制御信号１１２〜１１４を発生する。

次に本実施例の動作を説明する。

通常動作時テスト信号発生回路はテスト信号入力端子１
１０の制御により制御信号線１１２〜１１４介して通常
動作であることを指定する。このとき制御信号１１２に
よりデータバス１０２は切り換え回路１１１を介してＧ
ＰＵＩＯＩに接続される。

周辺回路１０５，１０６は制御信号１１３，１１４によ
りブコード信号１１６，１２０を有効とじデコード信号
１１８，１２２を無効とする指定を受ける。従って通常
動作時は、ＣＰＵｌ０Ｉはデコード回路１１５，１１９
の指定するアドレスにマツピングされた周辺回路１０５
．１０６とデータのやり取りを行なうことになシ、入出
力端子１０８及び入力端子１０９よυの周辺回路１０５
，１０６のアクセスは不可能となる。

次にテスト信号入力端子１１０を介して外部よりテスト
モードの指定をすると、テスト信号発生回路１０７は制
御信号線１１２〜１１４を介してテストモードであるこ
とを指定する。仁のとき制御信号１１２によりデータバ
ス１０２は切り換え回路１１１を介してデータ入出力端
子１０８に接続される。周辺回路１０５．１０６は制御
信号１１３．１１４によりデコード信号１１６，１２０
を無効とし、デコード信号１１８，１２２を有効とする
指定を受ける。従ってテスト時はＣＰＵは周辺回路１０
５，１０６から切り離され、周辺回路１０５，１０６は
デコード回路１１７，１２１の指定するアドレスにマツ
ピングされアドレス入力端子１０９．データ入出力端子
１０Ｂを介して外部よりアクセスできる様になる。

第２図は本発明の第２の実施例のブロック図である。Ｃ
ＰＵｌ０Ｉはプログラムを実行しデータ処理及び周辺回
路の制御を行なう。データバス１０２は周辺回路のデー
タの入出力を行なう為のバスであり、テスト用制御信号
１１２により通常動作時はＣＰＵ　１０１へ、テスト時
はデータ入出力端子１０８へ接続される。アドレスバス
２０２はテスト用制御信号２０３により通常動作時はＣ
ＰＵｌ０Ｉへ、テスト時はアドレス入力端子１０９へ切
り換え回路２０１を介して接続されＣＰＵ又は外部より
のアドレス情報を伝えデコード回路１１５．１１７，１
１９，１２１の入力となる。

周辺回路１０５は制御信号１１３とデコード信号１１６
．１１８により選択されデータバス１０２とデータの入
出力を行なう。周辺回路１０６は制御信号１１４とデコ
ード信号１２０，１２２によル選択されデータバス１０
２とデータの入出力を行なう。テスト信号発生回路１０
７は外部よりのテストモード指定信号を入力端子１１０
を介して入力しテスト用制御信号１１２，１１３，１１
４゜２０３を発生する。

次に本実施例の動作を説明する。

通常動作時、テスト信号発生回路は制御信号線１１２〜
１１４，２０３を介して通常動作であることを指定する
。このとき制御信号１１２によりデータバス１０２は切
り換え回路１１１を介してＣＰＵｌ０Ｉに接続され、制
御信号２０３によりアドレスバス２０２は切り換え回路
２０１を介してＣＰＵＩ　ＯＩＫ接続される。周辺回路
１０５゜１０６は制御信号１１３，１１４によりデコー
ド信号１１６，１２０を有効としデコード信号１１８゜
１２２を無効とする指定を受ける。従って通常動作時は
、ＣＰＵ１０１はデコード回路１１５，１１９の指定す
るアドレスにマツピングされた周辺回路１０５．１０６
とデータのやル取りを行なうことになり、入出力端子１
０Ｂ及び入力端子１０９よりの周辺回路１０５，１０６
のアクセスは不可能となる。

次にテスト信号入力端子１１０を介して外部よシテスト
モードの指定をすると、テスト信号発生回路１０７は制
御信号線１１２〜１１４，２０３を介してテストモード
であることを指定する。このとき制御信号１１２により
データバス１０２は切り換え回路１１１を介してデータ
入出力端子１０８に接続され、制御信号２０３によりア
ドレスパス２０２は切り換え回路２０１を介してアドレ
ス入力端子１０９に接続される。周辺回路１０５゜１０
６は制御信号１１３，１１４によりブコード信号１１６
，１２０を無効とし、デコード信号１１８．１２２を有
効とする指定を受ける。従ってテスト時はＣＰＵは周辺
回路１０５，１０６をアクセスできず、周辺回路１０５
．１０６はデコード回路１１７，１２１の指定するアド
レスにマ、ピングされアドレス入力端子１０９．データ
入出力端子１０８を介して外部よシアクセスできる様に
なる。

本実施例はアドレスバスが１本ですむので第１の実施例
に比べてレイアウト面積が少なくてすむという利点があ
る。

〔発明の効果〕

以上説明し友ように本発明は、通常動作時とテスト時で
周辺回路のアドレスマツピンクを変更スることくよシ、
カスタムマイコンに於いて周辺回路のアドレスをカスタ
マの希望どおりにマツピングし、かつテスト時には各周
辺回路固有のアドレスにマツピングできるので、製品の
テスト時に必要なテストパタンを製品毎に再作成する必
要がないという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のプロ、り図である。 第２図は本発明の第２の実施例のプロ、り図である。 第３図は従来のマイクロコンピュータのテスト方式のプ
ロ、り図である。 １０１・・・・・・ＣＰＵ、１０２・・・・・−データ
バス、１０３・・・・・・第１のアドレスバス、１０４
・−・・・・第２のアドレスバス、１０５，１０６・・
・・・・周辺回路、１０７・・・・・・テスト信号発生
回路、１０８・・・・・・データ入出力端子、１０９・
・・・・・アドレス入力端子、１１０・・・・・・テス
ト信号入力端子、１１１・・・・・・切り換え回路、１
１２，１１３，１１４・・・・・−テスト用制御信号線
、１１５，１１９・・・・・・第１のデコード回路、１
１７，１２１・・・・・・第２のデコード回路、１１６
．１２０・・・・・・第１のアドレス指定信号、１１８
．１２２・・・・・・第２のアドレス指定信号、２０１
・・・・・・第２の切り換え回路、２０２・・・・・・
アドレスバス、２ｏ３・・−・・・テスト用制御信号線
、３０１゜３０３・・・・・・デコード回路、３０２，
３０３・・・・・・デコード信号線。 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）第１の複数端子に印加される信号に基づいて通常
   動作状態と複数のテスト状態とを区別するテスト用制御
   信号を発生するテスト信号発生回路と、該テスト用制御
   信号によりデータバスを通常動作状態ではＣＰＵへ、該
   複数のテスト状態中の第１のテスト状態では第２の複数
   の端子に接続する切り換え回路と、該ＣＰＵからの第１
   のアドレス信号が出力される第１のアドレスバスと、該
   第１のテスト状態では第３の複数端子より第２のアドレ
   ス信号が入力される第２のアドレスバスと、該第１のア
   ドレス信号と該テスト用制御信号をデコードし 第１のアドレス指定信号を発生する複数の第１のデコー
   ド回路と、該第２のアドレス信号と該テスト用制御信号
   をデコードし第２のアドレス指定信号を発生する複数の
   第２のデコード回路と、該第１、第２のアドレス指定信
   号により選択され該データバスとデータの入出力を行な
   う複数の周辺回路とから構成されることを特徴とするマ
   イクロコンピュータのテスト方式。
2. （２）第１の複数端子に印加される信号に基づいて通常
   動作状態と複数のテスト状態とを区別するテスト用制御
   信号を発生するテスト信号発生回路と、該テスト用制御
   信号によりデータバスを通常動作状態ではＣＰＵへ、該
   複数のテスト状態中の第１のテスト状態では第２の複数
   の端子に接続する第１の切り換え回路と、アドレスバス
   と、通常動作状態ではＣＰＵからの第１のアドレス信号
   を、前記第１のテスト状態では第３の複数端子からの第
   ２のアドレス信号を選択して前記アドレスバスに出力す
   る第２の切り換え回路と、該第１のアドレス信号と該テ
   スト用制御信号をデコードし第１のアドレス指定信号を
   発生する複数の第１のデコード回路と、該第２のアドレ
   ス信号と該テスト用制御信号をデコードし第２のアドレ
   ス指定信号を発生する複数の第２のデコード回路と、該
   第１、第２のアドレス指定信号により選択され該データ
   バスとデータの入出力を行なう複数の周辺回路とから構
   成されることを特徴とするマイクロコンピュータのテス
   ト方式。