JPH0210661Y2 - - Google Patents
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- Publication number
- JPH0210661Y2 JPH0210661Y2 JP15206082U JP15206082U JPH0210661Y2 JP H0210661 Y2 JPH0210661 Y2 JP H0210661Y2 JP 15206082 U JP15206082 U JP 15206082U JP 15206082 U JP15206082 U JP 15206082U JP H0210661 Y2 JPH0210661 Y2 JP H0210661Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- voltage power
- output
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
本考案は増幅回路、特に、高圧電源を有する増
幅素子と低圧電源を有する増幅素子とを入力信号
の大小によつて動作させるようになつているもの
に関する。 従来より、この種の増幅器は第１図に示すよう
に高圧電源E1を有する高出力用のトランジスタ
Q3と低圧電源E2を有する低出力用のトランジス
タQ4とを入力部INより入力される信号の大小に
応じて切換え使用するようになつている。これら
トランジスタQ3Q4の出力部outと低圧電源E2とは
比較器１１において相互の電圧差が比較されるよ
うになつており、比較器１１は出力電圧が電源電
位よりも充分に小さいときには入力部INに設け
られた選択スイツチS1をトランジスタQ4側に、
一方、上記電圧差が小さくなると大出力用のトラ
ンジスタQ3側に接続するよう制御されるように
なつている。 このような方式の増幅回路は単一電源のものに
比較して高能率となるが、大電力を増幅する途中
で電源等が切り換れることとなるため効率の低下
や歪率の悪化を招来し、また、最大出力時におい
てはトランジスタQ4は休止状態にあるため、増
幅特性はトランジスタQ3の性能に支配され、素
子の有効利用を図ることができないなどの欠点が
あつた。 本考案の目的は、上記した従来のものの欠点を
解消し、高効率、低歪化を図ると共に増幅素子を
有効に利用できるようにした、増幅回路を提供す
ることにある。 以下、本考案の実施例を第２図に基づいて説明
する。 図中、S1は選択スイツチであつて、従来のもの
と同様である。本考案においては増幅素子として
トランジスタが用いられており、トランジスタ
Q1は高圧電源Ｅを有し、主に大入力時に動作す
るようになつている。トランジスタQ2は低圧電
源としての電源EVを有し、電源EVは電源制御回
路１により入力信号の大小に応じてその出力電圧
を可変できるようになつていると共にその可変上
限は上記高圧電源と同電圧となるように設定され
ている。Ｓは所定レベル以上の入力信号が入力さ
れるとオンとなり、トランジスタQ1，Q2の夫々
の入力端を接続して並列動作させるようになつて
いるスイツチング部であつて実施例ではスイツチ
Ｓとして示されている。 次に具体的構成例と共にその動作例を説明する
に、比較器２には検出回路３を経た出力信号
（OUT）が入力されていると共に電源EVの電圧
が入力されていて、電源制御部４を制御すること
により、出力信号の変動に伴つて電源EVの出力
電圧を追従させるように制御するようになつてい
る。一方比較器５には高圧電源Ｅ、電源EV及び
出力信号（OUT）が入力され、論理回路６を介
してスイツチＳ及び選択スイツチS1を制御するよ
うになつている。 上記比較器５及び論理回路は下表（第１表）の
動作状態を満足すべく構成されている。
幅素子と低圧電源を有する増幅素子とを入力信号
の大小によつて動作させるようになつているもの
に関する。 従来より、この種の増幅器は第１図に示すよう
に高圧電源E1を有する高出力用のトランジスタ
Q3と低圧電源E2を有する低出力用のトランジス
タQ4とを入力部INより入力される信号の大小に
応じて切換え使用するようになつている。これら
トランジスタQ3Q4の出力部outと低圧電源E2とは
比較器１１において相互の電圧差が比較されるよ
うになつており、比較器１１は出力電圧が電源電
位よりも充分に小さいときには入力部INに設け
られた選択スイツチS1をトランジスタQ4側に、
一方、上記電圧差が小さくなると大出力用のトラ
ンジスタQ3側に接続するよう制御されるように
なつている。 このような方式の増幅回路は単一電源のものに
比較して高能率となるが、大電力を増幅する途中
で電源等が切り換れることとなるため効率の低下
や歪率の悪化を招来し、また、最大出力時におい
てはトランジスタQ4は休止状態にあるため、増
幅特性はトランジスタQ3の性能に支配され、素
子の有効利用を図ることができないなどの欠点が
あつた。 本考案の目的は、上記した従来のものの欠点を
解消し、高効率、低歪化を図ると共に増幅素子を
有効に利用できるようにした、増幅回路を提供す
ることにある。 以下、本考案の実施例を第２図に基づいて説明
する。 図中、S1は選択スイツチであつて、従来のもの
と同様である。本考案においては増幅素子として
トランジスタが用いられており、トランジスタ
Q1は高圧電源Ｅを有し、主に大入力時に動作す
るようになつている。トランジスタQ2は低圧電
源としての電源EVを有し、電源EVは電源制御回
路１により入力信号の大小に応じてその出力電圧
を可変できるようになつていると共にその可変上
限は上記高圧電源と同電圧となるように設定され
ている。Ｓは所定レベル以上の入力信号が入力さ
れるとオンとなり、トランジスタQ1，Q2の夫々
の入力端を接続して並列動作させるようになつて
いるスイツチング部であつて実施例ではスイツチ
Ｓとして示されている。 次に具体的構成例と共にその動作例を説明する
に、比較器２には検出回路３を経た出力信号
（OUT）が入力されていると共に電源EVの電圧
が入力されていて、電源制御部４を制御すること
により、出力信号の変動に伴つて電源EVの出力
電圧を追従させるように制御するようになつてい
る。一方比較器５には高圧電源Ｅ、電源EV及び
出力信号（OUT）が入力され、論理回路６を介
してスイツチＳ及び選択スイツチS1を制御するよ
うになつている。 上記比較器５及び論理回路は下表（第１表）の
動作状態を満足すべく構成されている。
【表】
タとする。
上表から、実際の回路側としては比較器として
電源EVと出力電圧を比較C1、並列動作のために
電源EVと基準電圧を比較C2、高圧電源Ｅと電源
EVとを比較C3して出力C1〜C3として出力するよ
うにした第３図に示す回路となる。なお、図中Ａ
はコンパレーターを夫々示す。 上記した出力C1〜C3により上記スイツチＳ、
選択スイツチS1が制御されるがスイツチＳがＮ，
Ｍなる２種類の印加電圧によつて駆動されるもの
とし下表（第２表）の如く動作するものとすれ
ば、
上表から、実際の回路側としては比較器として
電源EVと出力電圧を比較C1、並列動作のために
電源EVと基準電圧を比較C2、高圧電源Ｅと電源
EVとを比較C3して出力C1〜C3として出力するよ
うにした第３図に示す回路となる。なお、図中Ａ
はコンパレーターを夫々示す。 上記した出力C1〜C3により上記スイツチＳ、
選択スイツチS1が制御されるがスイツチＳがＮ，
Ｍなる２種類の印加電圧によつて駆動されるもの
とし下表（第２表）の如く動作するものとすれ
ば、
【表】
となるが、第２表に基づいてスイツチＳへの印加
電圧を図式化すると以下の第３表及び第４表のよ
うになる。
電圧を図式化すると以下の第３表及び第４表のよ
うになる。
【表】
上記真理値表の中にはいくつか同じものがある
のでこれらをまとめると、
のでこれらをまとめると、
【表】
第４図は上記した第３表第４表に基づいて構成
した論理回路であつて図中ANDはアンドゲート、
ORはオアゲート、INVはインバーターである。
なお、第４図に示すものはその一例に過ぎず他の
回路方式によつても同一の目的を達することがで
きるのは勿論である。 以上の如く構成することにより低電力増幅時に
はトランジスタQ2側を使用し、電源EVの電圧追
従速度を超えるようなパルシブな入力信号に対し
ては選択スイツチS1をトランジスタQ1側に切り
換えて対応させ、電源EVが追従した後、再度ト
ランジスタQ2側に復帰させることができ、また
電源EVの可変上限が高圧電源Ｅの電圧と同電圧
になるよう設定されているから所定レベル以上の
信号が入力されて電源EVの出力電圧があるレベ
ル以上となると、スイツチＳをオンとして両トラ
ンジスタQ1，Q2の入力部を接続し、並列動作さ
せることができる。したがつて並列動作時には、
トランジスタ１個当りのコレクタ電流を1/2にで
きてコレクタ飽和電圧（VCE（sat））を減少させ
ることができ電源の利用率を向上させることがで
きると共により大きな出力電力を得ることができ
る。しかも定常状態においては必要な電力に応じ
て電源EVの出力電圧が追従するための低歪であ
り、また効率を向上させることができる。 本考案に係る増幅回路によれば、高圧電源を有
する増幅素子と低圧電源を有する増幅素子とを入
力信号或いは出力信号の大小によつて動作させる
ようになつている増幅回路において、上記低圧電
源は入力信号或いは出力信号の大小に応じて出力
電圧を可変できるようになつていると共にその可
変上限は上記高圧電源の電圧と同電圧となるよう
に設定されており、 上記２つの増幅素子はスイツチング部により所
定レベル以上の入力信号が入力されると並列動作
するようになつているから、電源の利用率を向上
させることができて、より大きな出力電力を得る
ことができる。しかも低歪であると共に特に中出
力以上での効率を向上させることができる等の特
長がある。
した論理回路であつて図中ANDはアンドゲート、
ORはオアゲート、INVはインバーターである。
なお、第４図に示すものはその一例に過ぎず他の
回路方式によつても同一の目的を達することがで
きるのは勿論である。 以上の如く構成することにより低電力増幅時に
はトランジスタQ2側を使用し、電源EVの電圧追
従速度を超えるようなパルシブな入力信号に対し
ては選択スイツチS1をトランジスタQ1側に切り
換えて対応させ、電源EVが追従した後、再度ト
ランジスタQ2側に復帰させることができ、また
電源EVの可変上限が高圧電源Ｅの電圧と同電圧
になるよう設定されているから所定レベル以上の
信号が入力されて電源EVの出力電圧があるレベ
ル以上となると、スイツチＳをオンとして両トラ
ンジスタQ1，Q2の入力部を接続し、並列動作さ
せることができる。したがつて並列動作時には、
トランジスタ１個当りのコレクタ電流を1/2にで
きてコレクタ飽和電圧（VCE（sat））を減少させ
ることができ電源の利用率を向上させることがで
きると共により大きな出力電力を得ることができ
る。しかも定常状態においては必要な電力に応じ
て電源EVの出力電圧が追従するための低歪であ
り、また効率を向上させることができる。 本考案に係る増幅回路によれば、高圧電源を有
する増幅素子と低圧電源を有する増幅素子とを入
力信号或いは出力信号の大小によつて動作させる
ようになつている増幅回路において、上記低圧電
源は入力信号或いは出力信号の大小に応じて出力
電圧を可変できるようになつていると共にその可
変上限は上記高圧電源の電圧と同電圧となるよう
に設定されており、 上記２つの増幅素子はスイツチング部により所
定レベル以上の入力信号が入力されると並列動作
するようになつているから、電源の利用率を向上
させることができて、より大きな出力電力を得る
ことができる。しかも低歪であると共に特に中出
力以上での効率を向上させることができる等の特
長がある。
第１図は従来の増幅回路を示す回路図、第２図
及び第４図は本考案に係る増幅回路の実施例を示
す回路図である。 １……電源制御回路、Q1，Q2……トランジス
タ、Ｅ……高圧電源、EV……電源、Ｓ……スイ
ツチング部。
及び第４図は本考案に係る増幅回路の実施例を示
す回路図である。 １……電源制御回路、Q1，Q2……トランジス
タ、Ｅ……高圧電源、EV……電源、Ｓ……スイ
ツチング部。
Claims (1)
- 【実用新案登録請求の範囲】 高圧電源を有する増幅素子と低圧電源を有する
増幅素子とを入力信号或いは出力信号の大小によ
つて動作させるようになつている増幅回路におい
て、 上記低圧電源は入力信号或いは出力信号の大小
に応じて出力電圧を可変できるようになつている
と共にその可変上限は上記高圧電源の電圧と同電
圧となるように設定されており、上記２つの増幅
素子はスイツチング部により所定レベル以上の入
力信号が入力され、かつ上記低圧電源が上記所定
レベル以上の入力信号に追従すると並列動作する
ようになつていることを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15206082U JPS5957014U (ja) | 1982-10-08 | 1982-10-08 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15206082U JPS5957014U (ja) | 1982-10-08 | 1982-10-08 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957014U JPS5957014U (ja) | 1984-04-13 |
| JPH0210661Y2 true JPH0210661Y2 (ja) | 1990-03-16 |
Family
ID=30336792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15206082U Granted JPS5957014U (ja) | 1982-10-08 | 1982-10-08 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957014U (ja) |
-
1982
- 1982-10-08 JP JP15206082U patent/JPS5957014U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957014U (ja) | 1984-04-13 |
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