JPH02106732U - - Google Patents
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- Publication number
- JPH02106732U JPH02106732U JP1491689U JP1491689U JPH02106732U JP H02106732 U JPH02106732 U JP H02106732U JP 1491689 U JP1491689 U JP 1491689U JP 1491689 U JP1491689 U JP 1491689U JP H02106732 U JPH02106732 U JP H02106732U
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- JP
- Japan
- Prior art keywords
- input
- output terminal
- output
- buffer
- resistor
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
第１図は本考案の入出力兼用端子回路の一実施
例を示す回路図、第２図は従来の入出力兼用端子
回路の一例を示す回路図である。 １……スイツチ（ＳＷ）、２……入力バツフア
（ＢＦＩ）、３，４……出力バツフア（ＢＦＯ）
、５……抵抗器（Ｒ）、６，７……Ｎチヤネルエ
ンハンスメント型ＭＯＳＦＥＴ（ＦＥＴ）、８…
…電源、９……抵抗器（ＲＣ）、１０……外部電
源、１１……入力信号。
例を示す回路図、第２図は従来の入出力兼用端子
回路の一例を示す回路図である。 １……スイツチ（ＳＷ）、２……入力バツフア
（ＢＦＩ）、３，４……出力バツフア（ＢＦＯ）
、５……抵抗器（Ｒ）、６，７……Ｎチヤネルエ
ンハンスメント型ＭＯＳＦＥＴ（ＦＥＴ）、８…
…電源、９……抵抗器（ＲＣ）、１０……外部電
源、１１……入力信号。
Claims (1)
- 入力端子と出力端子とを兼ねる入出力兼用端子
回路において、オープンドレイン出力のドレイン
と入力バツフアの入力との間に接続された抵抗器
と、前記入力バツフアの入力と負電位との間に接
続されたＮチヤネルエンハンスメント型ＭＯＳＦ
ＥＴと、このＮチヤネルエンハンスメント型ＭＯ
ＳＦＥＴのゲートに接続された出力バツフアとを
備えることを特徴とする入出力兼用端子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1491689U JPH02106732U (ja) | 1989-02-09 | 1989-02-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1491689U JPH02106732U (ja) | 1989-02-09 | 1989-02-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106732U true JPH02106732U (ja) | 1990-08-24 |
Family
ID=31226519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1491689U Pending JPH02106732U (ja) | 1989-02-09 | 1989-02-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106732U (ja) |
-
1989
- 1989-02-09 JP JP1491689U patent/JPH02106732U/ja active Pending