JPH0210678Y2 - - Google Patents

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JPH0210678Y2
JPH0210678Y2 JP1982113491U JP11349182U JPH0210678Y2 JP H0210678 Y2 JPH0210678 Y2 JP H0210678Y2 JP 1982113491 U JP1982113491 U JP 1982113491U JP 11349182 U JP11349182 U JP 11349182U JP H0210678 Y2 JPH0210678 Y2 JP H0210678Y2
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Description

【考案の詳細な説明】
この考案は、集積回路に関するものであり、特
に単一の半導体基板上にその特性を種々変えるた
めにイオンインブランテーシヨンを使用して異な
つた特性を有する複数の金属酸化物半導体
（MOB）電界効果トランジスタを備えた集積回
路に関するものである。 イオンインブランテーシヨンを使用したMOS
電界効果トランジスタのしきい値電圧を調整する
方法は、米国特許第3898105号明細書に記載され
ている。この米国特許明細書に記載されているよ
うにエンハンスメント形MOS電界効果トランジ
スタとデプリーシヨン形MOS電界効果トランジ
スタとが、マスクしていない場所に形成されるト
ランジスタをデプリーシヨンモードで動作させる
イオン照射に対してエンハンスメント形トランジ
スタのための場所を選択的にマスキングすること
によつて作り出されうる。この考案は、前記米国
特許明細書に記載された技術を、従来可能であつ
たよりも実質的に低い応答時間を有する回路を作
り出すように新しい異なつた仕方で利用するもの
である。 この考案は、特に特定の従来のインバータ回路
の形成を改善するのに適用しうる。この種の従来
の回路の詳細な説明は、米国特許第3775693号明
細書になされている。 複数のMOS電界効果トランジスタを有する集
積回路装置は、この考案によれば、MOS電界効
果トランジスタのうちのいくつかのもののチヤン
ネルに対しては第１のイオン照射のみでイオン植
込みを行ない、MOS電界効果トランジスタのう
ちの他のいくつかのもののチヤネルに対しては第
２のイオン照射のみでイオン植込みを行ない、
MOS電界効果トランジスタのうちの更に別のい
くつかのもののチヤネルに対しては第１および第
２のイオン照射の両方でイオン植込みを行ない、
残りの他のMOS電界効果トランジスタのチヤネ
ルに対しては第１のイオン照射でも第２のイオン
照射でもイオン植込みを行なわないようにして少
なくとも２回の選択的イオン植込み照射を行なう
ことによつて選定MOS電界効果トランジスタの
しきい値電圧を変化させることにより形成され
る。 次に、添付図面に基づいてこの考案の実施例に
ついてこの考案を詳細に説明する。 第１図は、製造プロセスにおける中間段階での
この考案の集積回路装置の一部分を参照番号１０
として例示している。第１図の構造のものを作り
出す製造技術は、当業者に知られた従来の種々の
方法のどれかであつてよい。この装置１０は、例
えばＰ型シリコンである基板１２を備えている。
当業者には、この考案がシリコン以外の半導体材
料に適用でき且つ基板１２のためにＮ型半導体材
料を使用する相補装置を形成するのに適用しうる
ものであることが理解されよう。一まとめにして
フイールド酸化物と称される比較的厚い酸化物層
１４が、好ましくは既知のイソプレーナ技術を使
用して基板１２に形成されている。フイールド酸
化物層１４の間に４つの場所が分離されている。
これらの場所にはトランジスタが形成されるのみ
であつて、第１図はその形成過程にあるところを
示している。この考案を実施するためには、図示
の４つの場所は互いに対して特定の関係に配列さ
れる必要はない。これら４つの場所の各々は複数
の同様の場所を代表しており、これらの場所に形
成されたトランジスタは後述するような新規な機
能を果すように種々の方法で相互接続されうる。
基板１２の各場所の上には比較的に薄い酸化物層
１６が配設される。これらの酸化物層１６はフイ
ールド酸化物１４の形成後に基板１２から熱的に
成長させたものであるのが好ましい。これらの場
所における酸化物層１６の各各は後の段階で形成
されるMOS電界効果トランジスタのゲート酸化
物として作用する。 この考案によれば、場所の２つの群が、好まし
くは、米国特許第3898105号明細書に記載された
ようにイオンプランテーシヨンに対して基板を遮
蔽しうるホトレジスト材料１８を使用してマスク
される。このようにしてマスクされる場所の２つ
の群の代表として、場所２および４が第１図に示
されている。これらの場所１から４の各々に関す
る説明は、装置１０のその他の図示されていない
場所のすべてに同様にあてはまるものである。場
所２および４がマスクされ場所１および３がマス
クされない状態で、装置１０に対して矢印で示す
ように導電性を変更する物質を選定した量だけ照
射して、ゲート酸化物１６の頂度下の基板の部分
にその物質のイオンを植込むようにする。この植
込み量は、ゲート酸化物１６に浸透するに十分で
あるがホトレジストマスク１８またはフイールド
酸化物１４の相当な深さまでは浸透し得ない程度
である。この実施例のＰ型シリコン基板１２の場
合には、導電性を変更する物質はヒ素またはリン
の如きＮ型ドープ剤であり、植込み量は基板１２
の導電型を変化させて場所１および３の点刻で示
したようなＮ型領域２０および２２を作り出すに
十分であるのが好ましい。 第１図の植込み工程の後、第２図に示すような
新しいマスク配列を行なう。この場合には、場所
１および４はホトレジストでマスクされ照射に対
して遮蔽され、場所２および３はマスクされてい
ない。それから、装置１０に対して、矢印で示す
ように好ましくは同じドープ物質を選定した量だ
け植え込む。こうして、Ｎ型領域２４が場所２に
形成され、Ｎ型不純物の濃度が場所３の領域２２
にて増大される。従つて、第１図および第２図に
示した選択的植込み工程により、場所１から４に
よつて代表されるような４つの異なる場所の群が
作り出される。この場合、場所１は最初の植込み
だけを受け、場所２は２番目の植込みだけを受
け、場所３は最初の植込みと２番目の植込みの結
合効果を受け、場所４は最初の植込みも２番目の
植込みも受けていない。第１図および第２図に例
示した異なつたマスクパターンを使用して相続く
２回の選択的インプランテーシヨンを行なうこと
により、４つの異なつたしきい値電圧を有する
MOS電界効果トランジスタが単一基板１２に作
り出されうる。 第３図は製造過程の最終段階での装置１０を例
示しており、ここでは、場所１から４の各々に１
つのMOS電界効果トランジスタが形成されてい
る。これらMOS電界効果トランジスタは、例え
ば、1977年１月17日に出願された米国特許出願第
759803号明細書に記載されたような方法のような
任意の既知の方法で形成されうる。各MOS電界
効果トランジスタは、例えば、Ｎ型導電型である
ソースおよびドレイン領域２６および２８を備え
ている。図示のようにゲード酸化物層１６に配設
されるゲート３０を形成するのに、大量にドープ
した多結晶シリコンが使用されるのが好ましい。
ゲート３０の下に整列させてチヤネル３１，３
２，３３および３４が設けられ、これらの各々
は、各対応する場所に形成されるMOS電界効果
トランジスタへ異なつた特性を与える。好ましく
は既知のアルミニウム金属化方法により形成され
る電極３６および３８は、図示のようにソースお
よびドレイン領域２６および２８に電気的に接触
する。同様に、ゲート電極４０は、既知の技術に
従つて装置１０を安定化するように作用する絶縁
層４２を通してシリコンゲート３０と電気的に接
触する。更に当業者には良く知られた方法で装置
１０を覆う不動化物質層（図示していない）が付
加的に設けられるのが普通である。 この考案の現在のところ最も好ましい実施方法
によれば、異なつた特性を有するMOS電界効果
トランジスタを相互接続した高性能の回路が形成
される。シリコン基板１２のＰ型出発材料の導電
性およびＮ型植込み照射レベルは、次の表に示し
た動作モードおよび概略しきい値電圧を有する４
つのMOS電界効果トランジスタを形成するよう
に選定される。
【表】 実際に使用する種々のしきい値電圧VTの選択
は、回路性能基準の問題である。上の表に示した
VTの値は、マイクロプロセツサ等へ集積回路を
応用する場合に現在のところ好ましいものであ
る。場所３に対して両方の選択的植込みの効果を
あわせ与えることにより、場所１および２のVT
値の算術和に非常に近いVT値を有するMOS電界
効果トランジスタが形成される。 このように４つのMOS電界効果トランジスタ
の型が利用できるので、以前では２つの標準の
MOS電界効果トランジスタしか利用できなかつ
たのに比較して、回路設計に融通性がでてくる。
当業者には理解されるように、第１図および第２
図に例示した植込み工程だけが必ずしも使用され
るのではないが、これらの図示した植込み工程の
両者は、異なつたMOS電界効果トランジスタの
チヤネルに対して選択的になされるものである。
従来技術では、例えば、米国特許第3898105号の
方法の如く、１回の選択的イオン植込み工程のみ
を使用して２つの型のMOS電界効果トランジス
タを形成していた。この考案によれば２回目の選
択的植込み工程を使用することによつて、更に付
加的な２つの型のMOS電界効果トランジスタが
形成される。現在では、こうして形成された２つ
の付加的な型のものは、後述する回路応用から明
らかなように、デプリーシヨンモードにて動作す
るのが好ましい。しかし、この考案は、回路応用
によつてエンハンスメントモードやデプリーシヨ
ンモードにて動作する４つの異なつた型のMOS
電界効果トランジスタを形成する。 第４図を参照するに、全体として参照番号１０
０で示す通常のインバータ回路が示されており、
これに関連して、２つの付加的な型のデプリーシ
ヨンモードの装置が利用できると、標準の装置を
使用したインバータの場合に比較して、回路性能
およびチツプスペースの利用度が改善されうるこ
とを説明する。インバータ回路１００の動作は当
業者には良く知られている。簡単に説明すると、
トランジスタQ1は、出力端子１０２でそのゲー
トをそのソースに接続した標準のデプリーシヨン
形装置である。トランジスタQ2は、出力端子１
０２にドレインを接続し、ゲートを入力端子１０
４とした標準のエンハンスメント形装置である。
インバータ回路１００は、通常のドレイン電圧
VDDとソース電圧VSSとの間に接続され、この場
合に、ソース電圧は接地電位である。以下、用語
「高」は、ドレイン電圧VDDに近い論理電圧レベ
ルのことを意味し、用語「低」はソース電圧VSS
に近い論理電圧レベルのことを意味するものとす
る。使用される実際の電圧レベルおよび極性は当
業者にはよく知られている。ＮチヤネルMOS電
界効果トランジスタが使用される場合には、VDD
は正電圧で代表的には＋５ボルトである。しか
し、この考案は、反対の電圧極性で同様に作動す
るＰチヤネルMOS電界効果トランジスタにも同
様に適用しうる。標準のデプリーシヨン形装置
（VT＝−3.8ボルト）の代りに高いデプレーシヨン
形の装置（VT＝−4.8ボルト）を適用する場合に
は、出力端子１０２での低ー高遷移のスイツチン
グ速度が増大される（装置サイズは同じと仮定す
る）。出力１０２の立上り速度は、所定の出力容
量値を与えたとき、トランジスタＱ１によつて導
通される電流値に比例している。同一サイズの装
置の場合、トランジスタＱ１を流れる充電電流は
VT値が大きい程大きいので、標準のデプリーシ
ヨン形の装置の代りに高いデプリーシヨン形の装
置を使用すると応答時間が減少される。 標準のデプリーシヨン形の装置の代りにわずか
なデプリーシヨン形の装置（VT＝−1.0ボルト）
を使用する場合には、トランジスタＱ１に割り当
てるチツプスペースを減少できる。第４図の特定
の回路実施例としては、トランジスタＱ１は幅５
ミクロン長さ30ミクロンのチヤネルを有する標準
のデプリーシヨン形の装置で、トランジスタＱ２
は、幅５ミクロン長さ５ミクロンのチヤネルを有
する標準のエンハンスメント形の装置とされる。
これとほゞ同じ回路動作特性は、トランジスタＱ
１のため標準のデプリーシヨン形の装置の代りに
わずかなデプリーシヨン形の装置を使用して達成
され、この場合に、そのわずかなデプリーシヨン
形の装置は、幅５ミクロン長さ６ミクロンのチヤ
ネルを有するものである。従つて、ある特定の場
合には、わずかなデプリーシヨン形の装置を利用
すると、チツプスペースを相当に削減することが
できる。 その上、トランジスタＱ１が標準のデプリーシ
ヨン形の装置を使用して最小のサイズになつてい
る場合でも、トランジスタＱ２のサイズを減少さ
せることができる。こうすると、スイツチング速
度が低下されるが、特定の場合にはこのことは妨
げとならない。一例として、トランジスタＱ１が
幅５ミクロン長さ５ミクロンのチヤネルを有する
標準のデプリーシヨン形の装置であり且つトラン
ジスタＱ２が幅30ミクロン長さ５ミクロンのチヤ
ネルを有する標準のエンハンスメント形の装置で
ある特定の回路を実施する場合について考えてみ
る。トランジスタＱ１のために標準のデプリーシ
ヨン形の装置の代りに同じサイズのわずかなデプ
リーシヨン形の装置を使用すると、５ミクロンの
減少幅のトランジスタＱ２を使つて出力端子１０
２に実質的に同じ不動の論理レベルが発生されう
る。勿論、出力端子１０２の実際の低論理レベル
は、トランジスタＱ２が入力端子１０４でいかに
駆動されるかに依存している。 第５図を参照するに、この考案の別の回路応用
例が示されている。全体として参照番号１１０で
示した回路は、プツシユプルバツフアとして知ら
れた型のインバータである。米国特許第3775693
号明細書に記載されたような回路１１０の公知の
実施例では、トランジスタＡおよびＣは標準のエ
ンハンスメント形のMOS電界効果トランジスタ
であり、トランジスタＢは標準のデプリーシヨン
形のMOS電界効果トランジスタであり、トラン
ジスタＤは標準のエンハンスメント形または標準
のデプリーシヨン形である。トランジスタＡおよ
びＢは第１のインバータ段であり、トランジスタ
ＣおよびＤは第２のインバータ段またはプツシユ
プル段である。 端子１１２の入力電圧は、高でも低でも、出力
端子１１６が回路１１０の出力端子である場合出
力端子１１４および１１６で反転される。端子１
１４および１１６は、漂遊容量C1およびC2を有
しており、これにより論理レベル間のスイツチン
グ速度に固有の制限が加えられる。C2は回路１
１０の負荷容量と称され、通常C1よりはるかに
大きい。 回路１１０の動作は、装置Ｄにわずかなデプリ
ーシヨン形のMOS電界効果トランジスタを使用
することにより相当改善される。装置Ｄの幾何学
形状の選択の仕方により、応答時間を減少させた
り、電力消費を減少させたり、応答時間および電
力消費を適度に減少させたりすることができる。
多くの場合、さらにチツプスペースに占める割合
を減少させることができるという付加的な効果が
得られる。 当業者には理解されるように、入力１１２が高
であるような論理状態の場合、装置ＡおよびＣは
オン状態にあつて両方のインバータ段を通して電
流が連続的に流れる。（すなわち、装置Ｄがデプ
リーシヨン型の場合）。端子１１４および１１６
を低とするため、装置Ａは装置Ｂよりはるかに深
い導電状態とされ、装置Ｃは装置Ｄよりはるかに
深い導電状態とされ、VDDとVSSとの間の電圧降
下の大部分が装置ＢおよびＤ端に生ずるようにす
る。 応答時間を変更させずに電力節減をはかる目的
で装置Ｄのために標準のデプリーシヨン形の電界
効果トランジスタの代りにわずかなデプリーシヨ
ン形の電界効果トランジスタを使用する場合を考
える。装置Ｄのための新しい幅と長さの比Ｗ／Ｌ
は、標準のデプリーシヨン形の装置の有効ターン
オン電圧とわずかなデプリーシヨン形の装置の有
効ターンオン電圧との比に前のＷ／Ｌを乗じたも
のに等しくなるように選定される。その有効ター
ンオン電圧は、端子１１６における低状態から高
状態への適切な遷移期間中の装置Ｄにおける平均
のゲート−ソース電圧と装置Ｄのしきい値電圧と
の差に等しい。すなわち、（Ｗ／Ｌ）新＝（Ｗ／Ｌ）前
× VGS−前VT／VGS−新VT例えば、応答時間を測定するため
の 適切な遷移期間は、0.4ボルトの低出力状態から、
代表的には端子１１６の高状態として感知される
に必要な最小電圧である2.4ボルトのレベルまで
であると仮定する。また、端子１１４は、応答時
間のうちの短い部分にてVDD（すなわち、＋５ボル
ト）まで上昇されてしまうと仮定する。この時、
端子１１６での0.4ボルトから2.4ボルトへの遷移
中の装置Ｄの平均VGSは、約3.6ボルトである。そ
れ故に、 （Ｗ／Ｌ）新＝（Ｗ／Ｌ）前×3.6−（−3.8）／3.6
−（−1.0） ＝16×（Ｗ／Ｌ）前 Ｃ−Ｄインバータ段での電力節減は次のように
計算される。装置Ｃがオン状態にあるとき、装置
Ｄに流れる電流はターンオン電圧の二乗したもの
にＷ／Ｌを掛けた値に比例している。装置Ｃがオ
ン状態にあるとき不動状態の間装置ＤのVGSは零
であると仮定し且つバツクゲート効果を無視する
とき、 電力節減率＝Ｉ前／Ｉ新＝（Ｗ／Ｌ）前×（前VT）2
／（Ｗ／Ｌ）新×（新VT）2 ＝１／1.6×（3.8／１）2＝9.0 それ故に、上記実施例では、標準のデプリーシ
ヨン形の装置Ｄの代りにわずかなデプリーシヨン
形の装置を使用することにより、応答時間は同じ
にして、低出力状態中に消費される電力を約９分
の１とすることができる。 装置Ｄにわずかなデプリーシヨン形のMOS電
界効果トランジスタを使用すると次のような付加
的な効果が得られる。すなわち、出力端子１１６
における高から低への遷移の大部分の間装置Ｄが
ピンチオフされ、従つて、その遷移の重要な初期
部分中装置Ｄに対して作用せずに装置Ｃが端子１
１６を低状態にさせることができる。当業者には
理解されるように、装置Ｄは、そのゲート−ソー
ス電圧がそのしきい値電圧VTよりも負になると
すぐに（ＮチヤネルMOS電界効果トランジスタ）
ピンチオフされる。装置Ｄのゲート−ソース電圧
は、端子１１４の電圧と端子１１６の電圧との差
である。代表的には端子１１４は装置ＡおよびＣ
がターンオンする時端子１１６よりもはるかに速
く低状態とされるので、装置Ｄは、すばやくピン
チオフされ、端子１１６が端子１１４に対して装
置Ｄのしきい値電圧の大きさよりも低い電圧レベ
ルまで降下するまで、オフのまゝとされる。従つ
て、端子１１６は、装置Ｄがわずかなデプリーシ
ヨン形のMOS電界効果トランジスタである場合
には、標準のデプリーシヨン形のMOS電界効果
トランジスタの場合よりも速く低状態とされる。 この考案の好ましい実施例について詳述してき
たのであるが、この考案の精神および範囲から逸
脱せずに種々の変形態様が考えられるであろう。
【図面の簡単な説明】
添付図面の第１図、第２図および第３図はこの
考案による集積回路装置の一部分を、好ましい製
造方法の各段階にて例示している概略断面図、第
４図および第５図はこの考案の回路応用を例示し
ている図である。 １０……集積回路装置、１２……基板、１４…
…フイールド酸化物層、１６……ゲート酸化物
層、１８……ホトレジストマスク、２０，２２，
２４……Ｎ型領域、２６……ソース領域、２８…
…ドレイン領域、３０……ゲート、３１，３２，
３３，３４……チヤネル、３６，３８……電極、
４０……ゲート電極、４２……絶縁層、１００…
…インバータ回路、Ｑ１，Ｑ２……トランジス
タ、１０２……出力端子、１０４……入力端子、
１１０……プツシユプルバツフア回路、Ａ，Ｂ，
Ｃ，Ｄ……トランジスタ、１１２……入力端子、
１１４，１１６……出力端子。

Claims (1)

  1. 【実用新案登録請求の範囲】 ドレイン電圧を第１の出力端子に連結する第１
    のデプリーシヨン形電界効果トランジスタであつ
    て、そのゲートが前記第１の出力端子に接続され
    るものと、 前記第１の出力端子を電圧源に連結する第１の
    エンハンスメント形電界効果トランジスタであつ
    て、そのゲートが入力端子に接続されるものと、 ドレイン電圧を第２の出力端子に連結する第２
    のデプリーシヨン形電界効果トランジスタであつ
    て、そのゲートが前記第１の出力端子に接続され
    るものと、 前記第２の出力端子を電圧源に連結する第２の
    エンハンスメント形電界効果トランジスタであつ
    て、そのゲートが前記入力端子に接続されるもの
    と、 を備え、前記第２のデプリーション形電解効果ト
    ランジスタのしきい値電圧の絶対値は実質的に高
    論理レベル及び低論理レベル間の差より小さく、
    これにより、前記第２のデプリーシヨン形電解効
    果トランジスタは、前記第２の出力端子の高論理
    レベルから低論理レベルへの大部分の遷移期間
    中、ピンチオフされているようにした２進論理信
    号を反転するための集積回路。
JP1982113491U 1977-07-18 1982-07-28 ２進論理信号を反転するための集積回路 Granted JPS58103153U (ja)

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