JPH05267598A - 集積回路を製造する方法 - Google Patents
集積回路を製造する方法Info
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- JPH05267598A JPH05267598A JP3083041A JP8304191A JPH05267598A JP H05267598 A JPH05267598 A JP H05267598A JP 3083041 A JP3083041 A JP 3083041A JP 8304191 A JP8304191 A JP 8304191A JP H05267598 A JPH05267598 A JP H05267598A
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Abstract
(57)【要約】 （修正有）
【目的】単一の半導体基板上に、その特性を種々変える
ためにイオンプランテーションを使用して異った特性の
複数の金属酸化物半導体の電界効果トランジスタを備え
た集積回路を製造する。 【構成】モノリシック半導体チップ上に小さい領域の使
用並びに改良された性能を許容する種々のしきい値電圧
を有した電界効果トランジスタを用いた集積回路を求め
るため電界効果トランジスタのチャネルにおけるイオン
インプランテーション照射を選択的に変える。反復され
るマスキング及びイオン植込みステップにより、選択さ
れた電界効果トランジスタは、異なったイオン照射及び
イオン照射の組合わせでもって植込みされ、これによ
り、異なった回路部分と関連した異なった特性を最適化
するよう適合されたしきい値電圧を有する電界効果トラ
ンジスタで回路部分を形成できる。
ためにイオンプランテーションを使用して異った特性の
複数の金属酸化物半導体の電界効果トランジスタを備え
た集積回路を製造する。 【構成】モノリシック半導体チップ上に小さい領域の使
用並びに改良された性能を許容する種々のしきい値電圧
を有した電界効果トランジスタを用いた集積回路を求め
るため電界効果トランジスタのチャネルにおけるイオン
インプランテーション照射を選択的に変える。反復され
るマスキング及びイオン植込みステップにより、選択さ
れた電界効果トランジスタは、異なったイオン照射及び
イオン照射の組合わせでもって植込みされ、これによ
り、異なった回路部分と関連した異なった特性を最適化
するよう適合されたしきい値電圧を有する電界効果トラ
ンジスタで回路部分を形成できる。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路を製造する
方法に関するものであり、特に、単一の半導体基板上に
その特性を種々変えるためにイオンインプランテーショ
ンを使用して異なった特性を有する複数の金属酸化物半
導体(MOS)電界効果トランジスタを備えた集積回路を製
造する方法に関するものである。
方法に関するものであり、特に、単一の半導体基板上に
その特性を種々変えるためにイオンインプランテーショ
ンを使用して異なった特性を有する複数の金属酸化物半
導体(MOS)電界効果トランジスタを備えた集積回路を製
造する方法に関するものである。
【０００２】
【従来の技術】イオンインプランテーションを使用した
ＭＯＳ電界効果トランジスタのしきい値電圧を調整する
方法は、米国特許第3,898,105 号明細書に記載されてい
る。この米国特許明細書に記載されているようにエンハ
ンスメント形ＭＯＳ電界効果トランジスタとデプリーシ
ョン形ＭＯＳ電界効果トランジスタとが、マスクしてい
ない場所に形成されるトランジスタをデプリーションモ
ードで動作させるイオン照射に対してエンハンスメント
形トランジスタのための場所を選択的にマスキングする
ことによって作り出されうる。この発明は、前記米国特
許明細書に記載された技術を、従来可能であったよりも
実質的に低い応答時間を有する回路を作り出すように新
しい異なった仕方で利用するものである。
ＭＯＳ電界効果トランジスタのしきい値電圧を調整する
方法は、米国特許第3,898,105 号明細書に記載されてい
る。この米国特許明細書に記載されているようにエンハ
ンスメント形ＭＯＳ電界効果トランジスタとデプリーシ
ョン形ＭＯＳ電界効果トランジスタとが、マスクしてい
ない場所に形成されるトランジスタをデプリーションモ
ードで動作させるイオン照射に対してエンハンスメント
形トランジスタのための場所を選択的にマスキングする
ことによって作り出されうる。この発明は、前記米国特
許明細書に記載された技術を、従来可能であったよりも
実質的に低い応答時間を有する回路を作り出すように新
しい異なった仕方で利用するものである。
【０００３】この発明は、特に特定の従来のインバータ
回路の形成を改善するのに適用しうる。この種の従来の
回路の詳細な説明は、米国特許第3,775,693号明細書に
なされている。
回路の形成を改善するのに適用しうる。この種の従来の
回路の詳細な説明は、米国特許第3,775,693号明細書に
なされている。
【０００４】
【発明の概要】複数のＭＯＳ電界効果トランジスタを有
する集積回路装置は、この発明によれば、ＭＯＳ電界効
果トランジスタのうちのいくつかのもののチャネルに対
しては第１のイオン照射のみでイオン植込みを行い、Ｍ
ＯＳ電界効果トランジスタのうちの他のいくつかのもの
のチャネルに対しては第２のイオン照射のみでイオン植
込みを行い、ＭＯＳ電界効果トランジスタのうちの更に
別のいくつかのもののチャネルに対しては第１および第
２のイオン照射の両方でイオン植込みを行い、残りの他
のＭＯＳ電界効果トランジスタのチャネルに対しては第
１のイオン照射でも第２のイオン照射でもイオン植込み
を行わないようにして少なくとも２回の選択的イオン植
込み照射を行うことによって選定ＭＯＳ電界効果トラン
ジスタのしきい値電圧を変化させることにより形成され
る。
する集積回路装置は、この発明によれば、ＭＯＳ電界効
果トランジスタのうちのいくつかのもののチャネルに対
しては第１のイオン照射のみでイオン植込みを行い、Ｍ
ＯＳ電界効果トランジスタのうちの他のいくつかのもの
のチャネルに対しては第２のイオン照射のみでイオン植
込みを行い、ＭＯＳ電界効果トランジスタのうちの更に
別のいくつかのもののチャネルに対しては第１および第
２のイオン照射の両方でイオン植込みを行い、残りの他
のＭＯＳ電界効果トランジスタのチャネルに対しては第
１のイオン照射でも第２のイオン照射でもイオン植込み
を行わないようにして少なくとも２回の選択的イオン植
込み照射を行うことによって選定ＭＯＳ電界効果トラン
ジスタのしきい値電圧を変化させることにより形成され
る。
【０００５】
【実施例】次に、添付図面に基づいてこの発明の実施例
を詳細に説明する。図１は、製造プロセスにおける中間
段階でのこの発明の集積回路装置の一部分を参照番号10
として例示している。図１の構造のものを作り出す製造
技術は、当業者に知られた従来の種々の方法のどれかで
あってよい。この装置10は、例えばＰ型シリコンである
基板12を備えている。当業者には、この発明がシリコン
以外の半導体材料に適用でき且つ基板12のためにＮ型半
導体材料を使用する相補装置を形成するのに適用しうる
ものであることが理解されよう。一まとめにしてフィー
ルド酸化物と称される比較的厚い酸化物層14が、好まし
くは既知のイソプレーナ技術を使用して基板12に形成さ
れている。フィールド酸化物層14の間に４つの場所が分
離されている。これらの場所にはトランジスタが形成さ
れるのみであって、図１はその形成過程にあるところを
示している。この発明を実施するためには、図示の４つ
の場所は互いに対して特定の関係に配列される必要はな
い。これら４つの場所の各々は複数の同様の場所を代表
しており、これらの場所に形成されたトランジスタは後
述するような新規な機能を果たすように種々の方法で相
互接続されうる。基板12の各場所の上には比較的に薄い
酸化物層16が配設される。これらの酸化物層16はフィー
ルド酸化物14の形成後に基板12から熱的に成長させたも
のであるのが好ましい。これらの場所における酸化物層
16の各は後の段階で形成されるＭＯＳ電界効果トランジ
スタのゲート酸化物として作用する。
を詳細に説明する。図１は、製造プロセスにおける中間
段階でのこの発明の集積回路装置の一部分を参照番号10
として例示している。図１の構造のものを作り出す製造
技術は、当業者に知られた従来の種々の方法のどれかで
あってよい。この装置10は、例えばＰ型シリコンである
基板12を備えている。当業者には、この発明がシリコン
以外の半導体材料に適用でき且つ基板12のためにＮ型半
導体材料を使用する相補装置を形成するのに適用しうる
ものであることが理解されよう。一まとめにしてフィー
ルド酸化物と称される比較的厚い酸化物層14が、好まし
くは既知のイソプレーナ技術を使用して基板12に形成さ
れている。フィールド酸化物層14の間に４つの場所が分
離されている。これらの場所にはトランジスタが形成さ
れるのみであって、図１はその形成過程にあるところを
示している。この発明を実施するためには、図示の４つ
の場所は互いに対して特定の関係に配列される必要はな
い。これら４つの場所の各々は複数の同様の場所を代表
しており、これらの場所に形成されたトランジスタは後
述するような新規な機能を果たすように種々の方法で相
互接続されうる。基板12の各場所の上には比較的に薄い
酸化物層16が配設される。これらの酸化物層16はフィー
ルド酸化物14の形成後に基板12から熱的に成長させたも
のであるのが好ましい。これらの場所における酸化物層
16の各は後の段階で形成されるＭＯＳ電界効果トランジ
スタのゲート酸化物として作用する。
【０００６】この発明によれば、場所２つの群が、好ま
しくは、米国特許第3,898,105号明細書に記載されたよ
うにイオンプランテーションに対して基板を遮蔽しうる
ホトレジスト材料18を使用してマスクされる。このよう
にしてマスクされる場所の２つの群の代表として、場所
２および４が図１に示されている。これらの場所１から
４の各々に関する説明は、装置10のその他の図示されて
いない場所のすべてに同様にあてはまるものである。場
所２および４がマスクされ場所１および３がマスクされ
ない状態で、装置10に対して矢印で示すように導電性を
変更する物質を選定した量だけ照射して、ゲート酸化物
16の頂度下の基板の部分にその物質のイオンを植込むよ
うにする。この植込み量は、ゲート酸化物16に浸透する
に十分であるがホトレジストマスク18またはフィールド
酸化物14の相当な深さまでは浸透し得ない程度である。
この実施例のＰ型シリコン基板12の場合には、導電性を
変更する物質はヒ素またはリンの如きＮ型ドープ剤であ
り、植込み量は基板12の導電型を変化させて場所１およ
び３に点刻で示したようなＮ型領域20および22を作り出
すに十分であるのが好ましい。
しくは、米国特許第3,898,105号明細書に記載されたよ
うにイオンプランテーションに対して基板を遮蔽しうる
ホトレジスト材料18を使用してマスクされる。このよう
にしてマスクされる場所の２つの群の代表として、場所
２および４が図１に示されている。これらの場所１から
４の各々に関する説明は、装置10のその他の図示されて
いない場所のすべてに同様にあてはまるものである。場
所２および４がマスクされ場所１および３がマスクされ
ない状態で、装置10に対して矢印で示すように導電性を
変更する物質を選定した量だけ照射して、ゲート酸化物
16の頂度下の基板の部分にその物質のイオンを植込むよ
うにする。この植込み量は、ゲート酸化物16に浸透する
に十分であるがホトレジストマスク18またはフィールド
酸化物14の相当な深さまでは浸透し得ない程度である。
この実施例のＰ型シリコン基板12の場合には、導電性を
変更する物質はヒ素またはリンの如きＮ型ドープ剤であ
り、植込み量は基板12の導電型を変化させて場所１およ
び３に点刻で示したようなＮ型領域20および22を作り出
すに十分であるのが好ましい。
【０００７】図１の植込み工程の後、図２に示すような
新しいマスク配列を行う。この場合には、場所１および
４はホトレジストでマスクされ照射に対して遮蔽され、
場所２および３はマスクされていない。それから、装置
10に対して、矢印で示すように好ましくは同じドープ物
質を選定した量だけ植込む。こうして、Ｎ型領域24が場
所２に形成され、Ｎ型不純物の濃度が場所３の領域22に
て増大される。従って、図１および図２に示した選択的
植込み工程により、場所１から４によって代表されるよ
うな４つの異なる場所の群が作り出される。この場合、
場所１は最初の植込みだけを受け、場所２は２番目の植
込みだけを受け、場所３は最初の植込みと２番目の植込
みの結合効果を受け、場所４は最初の植込みも２番目の
植込みも受けていない、図１および図２に例示した異な
ったマスクパターンを使用して相続く２回の選択的イン
プランテーションを行うことにより、４つの異なったし
きい値電圧を有するＭＯＳ電界効果トランジスタが単一
基板12に作り出されうる。
新しいマスク配列を行う。この場合には、場所１および
４はホトレジストでマスクされ照射に対して遮蔽され、
場所２および３はマスクされていない。それから、装置
10に対して、矢印で示すように好ましくは同じドープ物
質を選定した量だけ植込む。こうして、Ｎ型領域24が場
所２に形成され、Ｎ型不純物の濃度が場所３の領域22に
て増大される。従って、図１および図２に示した選択的
植込み工程により、場所１から４によって代表されるよ
うな４つの異なる場所の群が作り出される。この場合、
場所１は最初の植込みだけを受け、場所２は２番目の植
込みだけを受け、場所３は最初の植込みと２番目の植込
みの結合効果を受け、場所４は最初の植込みも２番目の
植込みも受けていない、図１および図２に例示した異な
ったマスクパターンを使用して相続く２回の選択的イン
プランテーションを行うことにより、４つの異なったし
きい値電圧を有するＭＯＳ電界効果トランジスタが単一
基板12に作り出されうる。
【０００８】図３は製造過程の最終段階での装置10を例
示しており、ここでは、場所１から４の各々に１つのＭ
ＯＳ電界効果トランジスタが形成されている。これらＭ
ＯＳ電界効果トランジスタは、例えば、1977年１月17日
に出願された米国特許第759,803号明細書に記載された
ような方法のような任意の既知の方法で形成されうる。
各ＭＯＳ電界効果トランジスタは、例えば、Ｎ型導電型
であるソースおよびドレイン領域26および28を備えてい
る。図示のようにゲート酸化物層16に配設されるゲート
30を形成するのに、大量にドープした多結晶シリコンが
使用されるのが好ましい。ゲート30の下に整列されたチ
ャネル31，32，33および34が設けられ、これらの各々
は、各対応する場所に形成されるＭＯＳ電界効果トラン
ジスタへ異なった特性を与える。好ましくは既知のアル
ミニウム金属化方法により形成される電極36および38
は、図示のようにソースおよびドレイン領域26および28
に電気的に接触する。同様に、ゲート電極40は、既知の
技術によって装置10を安定化するように作用する絶縁層
42を通してシリコンゲート30と電気的に接触する。更に
当業者には良く知られた方法で装置10を覆う不動化物質
層（図示していない）が付加的に設けられるのが普通で
ある。
示しており、ここでは、場所１から４の各々に１つのＭ
ＯＳ電界効果トランジスタが形成されている。これらＭ
ＯＳ電界効果トランジスタは、例えば、1977年１月17日
に出願された米国特許第759,803号明細書に記載された
ような方法のような任意の既知の方法で形成されうる。
各ＭＯＳ電界効果トランジスタは、例えば、Ｎ型導電型
であるソースおよびドレイン領域26および28を備えてい
る。図示のようにゲート酸化物層16に配設されるゲート
30を形成するのに、大量にドープした多結晶シリコンが
使用されるのが好ましい。ゲート30の下に整列されたチ
ャネル31，32，33および34が設けられ、これらの各々
は、各対応する場所に形成されるＭＯＳ電界効果トラン
ジスタへ異なった特性を与える。好ましくは既知のアル
ミニウム金属化方法により形成される電極36および38
は、図示のようにソースおよびドレイン領域26および28
に電気的に接触する。同様に、ゲート電極40は、既知の
技術によって装置10を安定化するように作用する絶縁層
42を通してシリコンゲート30と電気的に接触する。更に
当業者には良く知られた方法で装置10を覆う不動化物質
層（図示していない）が付加的に設けられるのが普通で
ある。
【０００９】この発明の現在のところ最も好ましい実施
方法によれば、異なった特性を有するＭＯＳ電界効果ト
ランジスタを相互接続した高性能の回路が形成される。
シリコン基板12のＰ型出発材料の導電性およびＮ型植込
み照射レベルは、次の表に示した動作モードおよび概略
しきい値電圧を有する４つのＭＯＳ電界効果トランジス
タを形成するように選定される。
方法によれば、異なった特性を有するＭＯＳ電界効果ト
ランジスタを相互接続した高性能の回路が形成される。
シリコン基板12のＰ型出発材料の導電性およびＮ型植込
み照射レベルは、次の表に示した動作モードおよび概略
しきい値電圧を有する４つのＭＯＳ電界効果トランジス
タを形成するように選定される。
【００１０】
【表１】
【００１１】実際に使用する種々のしきい値電圧ＶTの
選択は、回路性能基準の問題である。上の表に示したＶ
Tの値は、マイクロプロセッサ等へ集積回路を応用する
場合に現在のところ好ましいものである。場所３に対し
て両方の選択的植込みの効果をあわせ与えることによ
り、場所１および２のＶT値の算術和に非常に近いＶT値
を有するＭＯＳ電界効果トランジスタが形成される。
選択は、回路性能基準の問題である。上の表に示したＶ
Tの値は、マイクロプロセッサ等へ集積回路を応用する
場合に現在のところ好ましいものである。場所３に対し
て両方の選択的植込みの効果をあわせ与えることによ
り、場所１および２のＶT値の算術和に非常に近いＶT値
を有するＭＯＳ電界効果トランジスタが形成される。
【００１２】このように４つのＭＯＳ電界効果トランジ
スタの型が利用できるので、以前では２つの標準のＭＯ
Ｓ電界効果トランジスタしか利用できなかったのに比較
して、回路設計に融通性がでてくる。当業者には理解さ
れるように、図１および図２に例示した植込み工程だけ
が必ずしも使用されるのではないが、これらの図示した
植込み工程の両者は、異なったＭＯＳ電界効果トランジ
スタのチャネルに対して選択的になされるものである。
従来技術では、例えば、米国特許第3,898,105号の方法
の如く、１回の選択的イオン植込み工程のみを使用して
２つの型のＭＯＳ電界効果トランジスタを形成してい
た。この発明によれば２回目の選択的植込み工程を使用
することによって、更に付加的な２つの型のＭＯＳ電界
効果トランジスタが形成される。現在では、こうして形
成された２つの付加的な型のものは、後述する回路応用
から明らかなように、デプリーションモードにて動作す
るのが好ましい。しかし、この発明は、回路応用によっ
てエンハンスメントモードやデプリーションモードにて
動作する４つの異なった型のＭＯＳ電界効果トランジス
タを形成する。
スタの型が利用できるので、以前では２つの標準のＭＯ
Ｓ電界効果トランジスタしか利用できなかったのに比較
して、回路設計に融通性がでてくる。当業者には理解さ
れるように、図１および図２に例示した植込み工程だけ
が必ずしも使用されるのではないが、これらの図示した
植込み工程の両者は、異なったＭＯＳ電界効果トランジ
スタのチャネルに対して選択的になされるものである。
従来技術では、例えば、米国特許第3,898,105号の方法
の如く、１回の選択的イオン植込み工程のみを使用して
２つの型のＭＯＳ電界効果トランジスタを形成してい
た。この発明によれば２回目の選択的植込み工程を使用
することによって、更に付加的な２つの型のＭＯＳ電界
効果トランジスタが形成される。現在では、こうして形
成された２つの付加的な型のものは、後述する回路応用
から明らかなように、デプリーションモードにて動作す
るのが好ましい。しかし、この発明は、回路応用によっ
てエンハンスメントモードやデプリーションモードにて
動作する４つの異なった型のＭＯＳ電界効果トランジス
タを形成する。
【００１３】図４を参照するに、全体として参照番号10
0で示す通常のインバータ回路が示されており、これに
関連して、２つの付加的な型のデプリーションモードの
装置が利用できると、標準の装置を使用したインバータ
の場合に比較して、回路性能およびチップスペースの利
用度が改善されうることを説明する。インバータ回路10
0の動作は当業者には良く知られている。簡単に説明す
ると、トランジスタＱ１は、出力端子102でそのゲート
をそのソースに接続した標準のデプリーション形装置で
ある。トランジスタＱ２は、出力端子102にドレインを
接続しゲートを入力端子104とした標準のエンハンスメ
ント形装置である。インバータ回路100は、通常のドレ
イン電圧ＶDDとソース電圧ＶSSとの間に接続それ、この
場合に、ソース電圧は接地電位である。以下、用語は
「高」は、ドレイン電圧ＶDDに近い論理電圧レベルのこ
とを意味し、用語「低」はソース電圧ＶSSに近い論理電
圧レベルのことを意味するものとする。使用される実際
の電圧レベルおよび極性は当業者にはよく知られてい
る。ＮチャネルＭＯＳ電界効果トランジスタが使用され
る場合には、ＶDDは正電圧で代表的には＋５ボルトであ
る。しかし、この発明は、反対の電圧極性で同様に作動
するＰチャネルＭＯＳ電界効果トランジスタにも同様に
適用しうる。標準のデプリーション形装置（ＶT＝−3.8
ボルト）の代わりに高いデプリーション形の装置（ＶT
＝−4.8ボルト）を適用する場合には、出力端子102での
低−高遷移のスイッチング速度が増大される（装置サイ
ズは同じと仮定する）。出力102の立上り速度は、所定
の出力容量値を与えたとき、トランジスタＱ１によって
導通される電流値に比例している。同一サイズの場合、
トランジスタＱ１を流れる充電電流はＶT値が大きい程
大きいので、標準のデプリーション形の装置の代わりに
高いデプリーション形の装置を使用すると応答時間が減
少される。
0で示す通常のインバータ回路が示されており、これに
関連して、２つの付加的な型のデプリーションモードの
装置が利用できると、標準の装置を使用したインバータ
の場合に比較して、回路性能およびチップスペースの利
用度が改善されうることを説明する。インバータ回路10
0の動作は当業者には良く知られている。簡単に説明す
ると、トランジスタＱ１は、出力端子102でそのゲート
をそのソースに接続した標準のデプリーション形装置で
ある。トランジスタＱ２は、出力端子102にドレインを
接続しゲートを入力端子104とした標準のエンハンスメ
ント形装置である。インバータ回路100は、通常のドレ
イン電圧ＶDDとソース電圧ＶSSとの間に接続それ、この
場合に、ソース電圧は接地電位である。以下、用語は
「高」は、ドレイン電圧ＶDDに近い論理電圧レベルのこ
とを意味し、用語「低」はソース電圧ＶSSに近い論理電
圧レベルのことを意味するものとする。使用される実際
の電圧レベルおよび極性は当業者にはよく知られてい
る。ＮチャネルＭＯＳ電界効果トランジスタが使用され
る場合には、ＶDDは正電圧で代表的には＋５ボルトであ
る。しかし、この発明は、反対の電圧極性で同様に作動
するＰチャネルＭＯＳ電界効果トランジスタにも同様に
適用しうる。標準のデプリーション形装置（ＶT＝−3.8
ボルト）の代わりに高いデプリーション形の装置（ＶT
＝−4.8ボルト）を適用する場合には、出力端子102での
低−高遷移のスイッチング速度が増大される（装置サイ
ズは同じと仮定する）。出力102の立上り速度は、所定
の出力容量値を与えたとき、トランジスタＱ１によって
導通される電流値に比例している。同一サイズの場合、
トランジスタＱ１を流れる充電電流はＶT値が大きい程
大きいので、標準のデプリーション形の装置の代わりに
高いデプリーション形の装置を使用すると応答時間が減
少される。
【００１４】標準のデプリーション形の装置の間の代わ
りにわずかなデプリーション形の装置（ＶT＝−0.1ボル
ト）を使用する場合には、トランジスタＱ１に割り当て
るチップスペースを減少できる。図４の特定の回路実施
例としては、トランジスタＱ１は幅５ミクロン長さ30ミ
クロンのチャネルを有する標準のデプリーション形の装
置で、トランジスタＱ２は、幅５ミクロン長さ５ミクロ
ンのチャネルを有する標準のエンハンスメント形の装置
とされる。これとほぼ同じ回路動作特性は、トランジス
タＱ１のため標準のデプリーション形の装置の代わりに
わずかなデプリーション形の装置を使用して達成され、
この場合に、そのわずかなデプリーション形の装置は、
幅５ミクロン長さ６ミクロンのチャネルを有するもので
ある。従って、ある特定の場合には、わずかなデプリー
ション形の装置を利用すると、チップスペースを相当に
削減することができる。
りにわずかなデプリーション形の装置（ＶT＝−0.1ボル
ト）を使用する場合には、トランジスタＱ１に割り当て
るチップスペースを減少できる。図４の特定の回路実施
例としては、トランジスタＱ１は幅５ミクロン長さ30ミ
クロンのチャネルを有する標準のデプリーション形の装
置で、トランジスタＱ２は、幅５ミクロン長さ５ミクロ
ンのチャネルを有する標準のエンハンスメント形の装置
とされる。これとほぼ同じ回路動作特性は、トランジス
タＱ１のため標準のデプリーション形の装置の代わりに
わずかなデプリーション形の装置を使用して達成され、
この場合に、そのわずかなデプリーション形の装置は、
幅５ミクロン長さ６ミクロンのチャネルを有するもので
ある。従って、ある特定の場合には、わずかなデプリー
ション形の装置を利用すると、チップスペースを相当に
削減することができる。
【００１５】その上、トランジスタＱ１が標準のデプリ
ーション形の装置を使用して最小のサイズになっている
場合でも、トランジスタＱ２のサイズを減少させること
ができる。こうすると、スイッチング速度が低下される
が、特定の場合にはこのことは妨げとならない。一例と
して、トランジスタＱ１が幅５ミクロン長さ５ミクロン
のチャネルを有する標準のデプリーション形の装置であ
り且つトランジスタＱ２が幅30ミクロン長さ５ミクロン
のチャネルを有する標準のエンハンスメント形の装置で
ある特定の回路を実施する場合について考えてみる。ト
ランジスタＱ１のために標準のデプリーション形の装置
の代わりに同じサイズのわずかなデプリーション形の装
置を使用すると、５ミクロンの減少幅のトランジスタＱ
２を使って出力端子102に実質的に同じ不動の論理レベ
ルが発生されうる。勿論、出力端子102の実際の低論理
レベルは、トランジスタＱ２が入力端子104でいかに駆
動されるかに依存している。
ーション形の装置を使用して最小のサイズになっている
場合でも、トランジスタＱ２のサイズを減少させること
ができる。こうすると、スイッチング速度が低下される
が、特定の場合にはこのことは妨げとならない。一例と
して、トランジスタＱ１が幅５ミクロン長さ５ミクロン
のチャネルを有する標準のデプリーション形の装置であ
り且つトランジスタＱ２が幅30ミクロン長さ５ミクロン
のチャネルを有する標準のエンハンスメント形の装置で
ある特定の回路を実施する場合について考えてみる。ト
ランジスタＱ１のために標準のデプリーション形の装置
の代わりに同じサイズのわずかなデプリーション形の装
置を使用すると、５ミクロンの減少幅のトランジスタＱ
２を使って出力端子102に実質的に同じ不動の論理レベ
ルが発生されうる。勿論、出力端子102の実際の低論理
レベルは、トランジスタＱ２が入力端子104でいかに駆
動されるかに依存している。
【００１６】図５を参照するに、この発明の別の回路応
答例が示されている。全体として参照番号110で示した
回路は、プッシュプルバッファとして知られた型のイン
バータである。米国特許第3,775,693号明細書に記載さ
れたような回路110の公知の実施例では、トランジスタ
ＡおよびＣは標準のエンハンスメント形のＭＯＳ電界効
果トランジスタであり、トランジスタＢは標準のデプリ
ーション形のＭＯＳ電界効果トランジスタであり、トラ
ンジスタＤは標準のエンハンスメント形または標準のデ
プリーション形である。トランジスタＡおよびＢは第１
のインバータ段であり、トランジスタＣおよびＤは第２
のインバータ段またはプッシュプル段である。
答例が示されている。全体として参照番号110で示した
回路は、プッシュプルバッファとして知られた型のイン
バータである。米国特許第3,775,693号明細書に記載さ
れたような回路110の公知の実施例では、トランジスタ
ＡおよびＣは標準のエンハンスメント形のＭＯＳ電界効
果トランジスタであり、トランジスタＢは標準のデプリ
ーション形のＭＯＳ電界効果トランジスタであり、トラ
ンジスタＤは標準のエンハンスメント形または標準のデ
プリーション形である。トランジスタＡおよびＢは第１
のインバータ段であり、トランジスタＣおよびＤは第２
のインバータ段またはプッシュプル段である。
【００１７】端子112の入力電圧は、高でも低でも、出
力端子116が回路110の出力端子である場合出力端子114
および116で反転される。端子114および116は、漂遊容
量Ｃ1およびＣ2を有しており、これにより論理レベル間
のスイッチング速度に固有の制限が加えられる。Ｃ2は
回路110の負荷容量と称され、通常Ｃ1よりはるかに大き
い。
力端子116が回路110の出力端子である場合出力端子114
および116で反転される。端子114および116は、漂遊容
量Ｃ1およびＣ2を有しており、これにより論理レベル間
のスイッチング速度に固有の制限が加えられる。Ｃ2は
回路110の負荷容量と称され、通常Ｃ1よりはるかに大き
い。
【００１８】回路110の動作は、装置Ｄにわずかなデプ
リーション形のＭＯＳ電界効果トランジスタを使用する
ことにより相当改善される。装置Ｄの幾何学形状の選択
の仕方により、応答時間を減少させたり、電力消費を減
少させたり、応答時間および電力消費を適度に減少させ
たりすることができる。多くの場合、さらにチップスペ
ースに占める割合を減少させることができるという付加
的な効果が得られる。
リーション形のＭＯＳ電界効果トランジスタを使用する
ことにより相当改善される。装置Ｄの幾何学形状の選択
の仕方により、応答時間を減少させたり、電力消費を減
少させたり、応答時間および電力消費を適度に減少させ
たりすることができる。多くの場合、さらにチップスペ
ースに占める割合を減少させることができるという付加
的な効果が得られる。
【００１９】当業者には理解されるように、入力112が
高であるような論理状態の場合、装置ＡおよびＣはオン
状態にあって両方のインバータ段を通して電流が連続的
に流れる（すなわち、装置Ｄがデプリーション形の場
合）。端子114および116を低とするため、装置Ａは装置
Ｂよりはるかに深い導電状態とされ、装置Ｃは装置Ｄよ
りはるかに深い導電状態とされ、ＶDDとＶSSとの間の電
圧降下の大部分が装置ＢおよびＤ端に生ずるようにす
る。
高であるような論理状態の場合、装置ＡおよびＣはオン
状態にあって両方のインバータ段を通して電流が連続的
に流れる（すなわち、装置Ｄがデプリーション形の場
合）。端子114および116を低とするため、装置Ａは装置
Ｂよりはるかに深い導電状態とされ、装置Ｃは装置Ｄよ
りはるかに深い導電状態とされ、ＶDDとＶSSとの間の電
圧降下の大部分が装置ＢおよびＤ端に生ずるようにす
る。
【００２０】応答時間を変更させずに電力節減をはかる
目的で装置Ｄのために標準のデプリーション形の電界効
果トランジスタの代わりにわずかなデプリーション形の
電界効果トランジスタを使用する場合を考える。装置Ｄ
のための新しい幅と長さの比Ｗ／Ｌは、標準のデプリー
ション形の装置の有効ターンオン電圧とわずかなデプリ
ーション形の装置の有効ターンオン電圧との比に前のＷ
／Ｌを乗じたものに等しくなるように選定される。その
有効ターンオン電圧は、端子116における低状態から高
状態への適切な遷移期間中の装置Ｄにおける平均のゲー
トソース電圧と装置Ｄのしきい値電圧との差に等しい。
すなわち、
目的で装置Ｄのために標準のデプリーション形の電界効
果トランジスタの代わりにわずかなデプリーション形の
電界効果トランジスタを使用する場合を考える。装置Ｄ
のための新しい幅と長さの比Ｗ／Ｌは、標準のデプリー
ション形の装置の有効ターンオン電圧とわずかなデプリ
ーション形の装置の有効ターンオン電圧との比に前のＷ
／Ｌを乗じたものに等しくなるように選定される。その
有効ターンオン電圧は、端子116における低状態から高
状態への適切な遷移期間中の装置Ｄにおける平均のゲー
トソース電圧と装置Ｄのしきい値電圧との差に等しい。
すなわち、
【００２１】
【数１】
【００２２】例えば、応答時間を測定するための適切な
遷移期間は、0.4ボルトの低出力状態から、代表的には
端子116に高状態として感知されるに必要な最小電圧で
ある2.4ボルトのレベルまでであると仮定する。また、
端子114は応答時間のうちの短い部分にてＶDD（すなわ
ち、＋５ボルト）まで上昇されてしまうと仮定する。こ
の時、端子116での0.4ボルトから2.4ボルトへの遷移中
の装置Ｄの平均ＶDSは、約3.6ボルトである。それ故
に、
遷移期間は、0.4ボルトの低出力状態から、代表的には
端子116に高状態として感知されるに必要な最小電圧で
ある2.4ボルトのレベルまでであると仮定する。また、
端子114は応答時間のうちの短い部分にてＶDD（すなわ
ち、＋５ボルト）まで上昇されてしまうと仮定する。こ
の時、端子116での0.4ボルトから2.4ボルトへの遷移中
の装置Ｄの平均ＶDSは、約3.6ボルトである。それ故
に、
【００２３】
【数２】
【００２４】Ｃ−Ｄインバータ段での電力節減は次のよ
うに計算される。装置Ｃがオン状態にあるとき、装置Ｄ
に流れる電流はターンオン電圧の二乗したものにＷ／Ｌ
を掛けた値に比例している。装置Ｃがオン状態にあると
き不動状態の間装置ＤのＶGSは零であると仮定し且つバ
ックゲート効果を無視するとき、
うに計算される。装置Ｃがオン状態にあるとき、装置Ｄ
に流れる電流はターンオン電圧の二乗したものにＷ／Ｌ
を掛けた値に比例している。装置Ｃがオン状態にあると
き不動状態の間装置ＤのＶGSは零であると仮定し且つバ
ックゲート効果を無視するとき、
【００２５】
【数３】
【００２６】それ故に、上記実施例では、標準のデプリ
ーション形の装置Ｄの代わりにわずかなデプリーション
形の装置を使用することにより、応答時間は同じにし
て、低出力状態中に消費される電力を約９分の１とする
ことがてきる。
ーション形の装置Ｄの代わりにわずかなデプリーション
形の装置を使用することにより、応答時間は同じにし
て、低出力状態中に消費される電力を約９分の１とする
ことがてきる。
【００２７】装置Ｄにわずかなデプリーション形のＭＯ
Ｓ電界効果トランジスタを使用すると次のような付加的
な効果が得られる。すなわち、出力端子116における高
から低への遷移の大部分の間装置Ｄがピンチオフされ、
従って、その遷移の重要な初期部分中装置Ｄに対して作
用せずに装置Ｃが端子116を低状態にさせることができ
る。当業者には理解されるように、装置Ｄは、そのゲー
トソース電圧がそのしきい値電圧ＶTよりも負になると
すぐに（ＮチャネルＭＯＳ電界効果トランジスタ）ピン
チオフされる。装置Ｄのゲートソース電圧は、端子114
の電圧と端子116の差である。代表的には端子114は装置
ＡおよびＣがターンオンする時端子116よりもはるかに
速く低状態とされるので、装置Ｄは、素早くピンチオフ
され、端子116が端子114に対して電圧レベルまで降下す
るまで、オフのままとされる。従って、端子116は、装
置Ｄがわずかなデプリーション形のＭＯＳ電界効果トラ
ンジスタである場合には、標準のデプリーション形のＭ
ＯＳ電界効果トランジスタの場合よりも速く低状態とさ
れる。
Ｓ電界効果トランジスタを使用すると次のような付加的
な効果が得られる。すなわち、出力端子116における高
から低への遷移の大部分の間装置Ｄがピンチオフされ、
従って、その遷移の重要な初期部分中装置Ｄに対して作
用せずに装置Ｃが端子116を低状態にさせることができ
る。当業者には理解されるように、装置Ｄは、そのゲー
トソース電圧がそのしきい値電圧ＶTよりも負になると
すぐに（ＮチャネルＭＯＳ電界効果トランジスタ）ピン
チオフされる。装置Ｄのゲートソース電圧は、端子114
の電圧と端子116の差である。代表的には端子114は装置
ＡおよびＣがターンオンする時端子116よりもはるかに
速く低状態とされるので、装置Ｄは、素早くピンチオフ
され、端子116が端子114に対して電圧レベルまで降下す
るまで、オフのままとされる。従って、端子116は、装
置Ｄがわずかなデプリーション形のＭＯＳ電界効果トラ
ンジスタである場合には、標準のデプリーション形のＭ
ＯＳ電界効果トランジスタの場合よりも速く低状態とさ
れる。
【図１】この発明による集積回路装置の一部分を、好ま
しい製造方法の各段階にて例示している概略断面図であ
る。
しい製造方法の各段階にて例示している概略断面図であ
る。
【図２】この発明による集積回路装置の一部分を、好ま
しい製造方法の各段階にて例示している概略断面図であ
る。
しい製造方法の各段階にて例示している概略断面図であ
る。
【図３】この発明による集積回路装置の一部分を、好ま
しい製造方法の各段階にて例示している概略断面図であ
る。
しい製造方法の各段階にて例示している概略断面図であ
る。
【図４】この発明の回路応用を例示した図である。
【図５】この発明の回路応用を例示した図である。
10 集積回路装置 12 基板 14 フィールド酸化物 16 ゲート酸化物層 18 ホトレジスタマスク 20,22,24 Ｎ形領域 26 ソース領域 28 ドレイン領域 30 ゲート 31,32,33,34 チャネル 36,38 電極 40 ゲート電極 42 絶縁層 100 インバータ回路 Q1,Q2 トランジスタ 102 出力端子 104 入力端子 110 プッシュプルバッファ回路 A,B,C,D トランジスタ 112 入力端子 114,116 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーノン・ディー・マッケニー アメリカ合衆国、テキサス州、キャロルト ン、ヴィアデルノルト 2103番
Claims (4)
- 【請求項１】 第１の導電型の単一の半導体基板上に複
数のＭＯＳ電界効果トランジスタを有するインバータ回
路を含んだ集積回路を製造する方法であって、 複数のトランジスタ場所に半導体材料本体を準備し、 第１、第２、第３及び第４の場所群を同定し、 イオンインプランテーションに対して前記第２及び第４
の場所群を選択的にマスキングし、前記第１及び第３の
場所群はマスクせずに残し、 導電性変更物質のイオン源に対して前記半導体材料の最
初の露出を行って、前記第１及び第３の場所群に前記イ
オンを植え込み、 イオンインプランテーションに対して前記第１及び第４
の場所群を選択的にマスキングし、前記第２及び第３の
場所群はマスクせずに残し、 導電性変更物質のイオン源に対して前記半導体材料の２
回目の露出を行って、前記第２及び第３の場所群にイオ
ンを植え込み、 各場所に１つのＭＯＳ電界効果トランジスタを形成し、
それによりしきい値電圧が異なることによって区別され
る４つの異なる形式のＭＯＳ電界効果トランジスタがそ
れぞれ４つの場所群の１つに対応して形成され、 前記第１の形式のＭＯＳ電界効果トランジスタのドレイ
ンからドレイン電圧への接続を形成し、かつ前記第１の
形式の前記ＭＯＳ電界効果トランジスタのソースから出
力端子への接続を形成し、 前記第２の形式のＭＯＳ電界効果トランジスタのドレイ
ンからドレイン電圧への接続を形成し、かつ前記第２の
形式の前記ＭＯＳ電界効果トランジスタのソースから、
そのそれぞれのゲート及び前記第１の形式の前記ＭＯＳ
電界効果トランジスタのゲートへの接続を形成し、 前記第４の形式の第１のＭＯＳ電界効果トランジスタの
ドレインから、前記第１の形式の前記ＭＯＳ電界効果ト
ランジスタのソースへの接続を形成し、かつ前記第４の
形式の前記第１のＭＯＳ電界効果トランジスタのソース
から、ソース電圧への接続を形成し、そして前記第４の
形式の第２のＭＯＳ電界効果トランジスタのドレインか
ら、前記第２の形式の前記ＭＯＳ電界効果トランジスタ
のソースへの接続を形成し、前記第４の形式の前記第２
のＭＯＳ電界効果トランジスタのソースから、ソース電
圧への接続を形成し、さらに、前記第４の形式の前記第
２のＭＯＳ電界効果トランジスタのゲートから、前記第
４の形式の前記ＭＯＳ電界効果トランジスタのゲート及
び入力端子への接続を形成する、 ようにした集積回路を製造する方法。 - 【請求項２】 前記半導体材料の前記最初の露出を行う
際の前記イオン源を選択すると共に、第２の導電型のも
のであるべき半導体材料の前記２回目の露出を行う際の
前記イオン源を選択し、そして半導体材料の前記最初の
露出を行う際のイオンの照射量を、半導体材料の前記２
回目の露出を行う際のイオンの照射量とは異なるように
選定する請求項１の集積回路を製造する方法。 - 【請求項３】 出発半導体材料はＰ型導電型であるよう
に選択され、イオンはＮ型物質のものであるように選択
され、デプリーション形ＭＯＳ電界効果トランジスタの
チャンネルにおける半導体材料Ｐ型導電型からＮ型導電
型に変換するに充分であるように、イオン植え込み照射
を行うことによって、デプリーション形ＭＯＳ電界効果
トランジスタが形成される請求項２の集積回路を製造す
る方法。 - 【請求項４】 前記第１の場所に対するイオン照射量
は、2.4ボルトから０ボルトの範囲にあるしきい値電圧
を有するわずかにデプリーション形である領域を形成す
るように調整され、前記第２の場所に対するイオン照射
量は、2.4ボルトから4.3ボルトの範囲にあるしきい値電
圧を有する標準のデプリーション形である領域を形成す
るように調整され、前記第３の場所に対するイオン照射
量は、4.3ボルトから5.3ボルトの範囲にあるしきい値電
圧を有する高いデプリーション形の領域を形成するよう
に調整され、そして前記第４の場所は、０ボルトから1.
5ボルトの範囲にあるしきい値電圧を有する標準のエン
ハンスメント形の領域を形成するように調整される請求
項３の集積回路を製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/816,363 US4135102A (en) | 1977-07-18 | 1977-07-18 | High performance inverter circuits |
| US816363 | 2004-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267598A true JPH05267598A (ja) | 1993-10-15 |
| JPH0795564B2 JPH0795564B2 (ja) | 1995-10-11 |
Family
ID=25220399
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8760778A Pending JPS5496383A (en) | 1977-07-18 | 1978-07-18 | High performance ic and method of fabricating same |
| JP1982113491U Granted JPS58103153U (ja) | 1977-07-18 | 1982-07-28 | ２進論理信号を反転するための集積回路 |
| JP1987074267U Pending JPS63164249U (ja) | 1977-07-18 | 1987-05-18 | |
| JP3083041A Expired - Lifetime JPH0795564B2 (ja) | 1977-07-18 | 1991-03-25 | 集積回路を製造する方法 |
Family Applications Before (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8760778A Pending JPS5496383A (en) | 1977-07-18 | 1978-07-18 | High performance ic and method of fabricating same |
| JP1982113491U Granted JPS58103153U (ja) | 1977-07-18 | 1982-07-28 | ２進論理信号を反転するための集積回路 |
| JP1987074267U Pending JPS63164249U (ja) | 1977-07-18 | 1987-05-18 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4135102A (ja) |
| JP (4) | JPS5496383A (ja) |
| DE (1) | DE2831522A1 (ja) |
| FR (1) | FR2398388A1 (ja) |
| GB (1) | GB2001197B (ja) |
| IT (1) | IT1097846B (ja) |
Cited By (2)
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|---|---|---|---|---|
| JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| JP2007281027A (ja) * | 2006-04-03 | 2007-10-25 | Renesas Technology Corp | 半導体装置とその製造方法 |
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|---|---|---|---|---|
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| DE3016050C2 (de) * | 1980-04-25 | 1985-08-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung von Fotolackstrukturen für integrierte Halbleiterschaltungsanordnungen |
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| JPH02153574A (ja) * | 1989-05-24 | 1990-06-13 | Hitachi Ltd | 半導体集積回路装置の製造法 |
| JPH04211517A (ja) * | 1990-03-19 | 1992-08-03 | Toshiba Corp | 電界効果トランジスタ回路 |
| JP2000124325A (ja) * | 1998-10-16 | 2000-04-28 | Nec Corp | 半導体装置およびその製造方法 |
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