JPH02106965A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関するものである。

［従来の技術］ 半導体記憶装置の一つである読み出し専用記憶装置（以
下ＲＯＭという）は従来から最も高集積な記憶装置（メ
モリ）として知られＬＳＩの主流をなすものとして応く
実用されている。回路構成も種々工夫されたものがあり
、現在もなお集積度向上のための開発が鋭意実施されて
いる。例えばこれまでマスクＲＯＭとしてすでに特許さ
れたものの代表例としては、 特公昭５８−１９１４４号公報 があり、半導体メモリの一般総説としては電子技術；日
刊工業新聞社発行；「半導体メモリＪ　、　　１９８１
１−２．１２３〜１３１頁（昭和６３年　２月）がある
。

第３図は上記公報中に開示されている従来の並列セル型
マスクＲＯＭをさらに高集積化したマスクＲＯＭの回路
を示す要部回路図である。図において、１は記憶セルの
ゲート線（ワード線とも駆動線ともいわれている）、２
は記憶セルの出力線（ビット線ともいわれている）　　
３は接地線（Ｖｓｓと書かれている）であり、４１１”
　１２’　”’４．４　　・・・等で示される４は記憶
セルを構成４１　　４２’ するＭＯＳトランジスタである。実際にはこれらの各線
及び記憶セルはさらに多数同様に接続されている。第３
図の回路例では出力線２の２本につき１本の接地線３を
共用してできるだけ接地線３の本数を減らす工夫から得
られたものである。このような配置は並列型セルのＲＯ
Ｍとよばれており、最も一般的な構成となっている。

第４図は第３図の従来例回路をＭ　ＯＳ型集積回路装置
に形成したマスクＲＯＭの要部ＩＣパターン平面図であ
る。また、第５図は第４図に示したＡ−Ａ線に沿う模式
断面図であり、第６図は第４図に示したＢ−Ｂ線に沿う
模式断面図である。

第４図〜第６図において、第１導電型のｐ型Ｓｌ　　（
シリコン）基板８上にはＭＯＳトランジスタ４のソース
／ドレイン領域を構成する第２導電型のｎ＋拡散層６，
６ａが形成されている。また、ｐ型Ｓｌ基板８上のチャ
ネル領域上に形成された薄い絶縁膜（ゲート酸化膜）９
を介して多結晶Ｓｌからなり、ゲート電極を共用するゲ
ート線１が横方向（第４図）に形成されている。（第５
図では紙面に直角方向）。また縦方向にはＡ［（−般に
はメタル）膜からなる出力線２、横方向には多結晶Ｓｔ
からなる接地線３がいずれもゲート線１とは接触しない
ように形成されている。出力線２はコンタクト７を介し
てｎ十拡散層（ドレイン領域）６に、接地線３は１拡散
層（ソース領域）６ａに接続されて外側へ引出されてい
る。このようにして、ゲート線１に接続されるゲート電
極と１拡散層６．６ａとによって例えばＭＯＳトランジ
スタ４．４　などが構成され、それぞれ単位記憶セルを
形成している。なお、５は素子分離絶縁膜（ＬＯＣＯ８
によるフィールド酸化膜）である。

この場合、第４図のＩＣパターン平面の模式図にみられ
るように、−拡散層６，６ａは一方向にそれぞれ所定の
間隔をもって複数列配置されて、第３図の回路による記
憶セル４の行列が形成されている。

以上のマスクＲＯＭの構成において、記憶セル４　、・
・・への情報の書き込みは、製造プロセスの段階で、目
的に応じたプログラム例えば拡散層プログラム方式、コ
ンタクトプログラム方式、イオン注入プログラム方式な
どによってＭＯＳトランジスタ４の一部を機能しなくす
ることによって行われる。

情報の読み出しもよく知られているように、ゲート線］
、出力線２、接地線３を図示しない周辺回路に接続した
作動状態において、ゲート線１に駆動パルスを加えると
ＭＯＳトランジスタ４のソース−ドレイン間が導通し、
出力線２が接地電位になることを利用して行われる。す
なわち、このような出力線２が接地Ｔｕ位の場合の情報
を例えば情報の“１′に対応させる。これに対して、Ｍ
ＯＳトランジスタが機能しないセルの部分では出力線２
の電位の変化がないので、この場合の出力を情報“０″
とすれば情報“１”と区別することができ、情報“Ｏｍ
と読み出すことができる。つまりゲート線１と出力線２
の選択によってＭＯＳトランジスタ４に書き込まれた情
報“１″又は“０゜が読み出される。

なお、第４図の従来例では、図に示したようにに１ビッ
ト当りの面積すなわち記憶セル単位面積ハＳ−ｍＸｊ）
　−３，５５Ｘ４．Ｏｕ　　−１４，２ｐ２テアリ、最
近のマスクＲＯＭをはじめとするＲＯＭではかなり小面
積化が達成されていて、例えばＩＭビット級のＲＯＭが
形成されている。

［発明が解決しようとする課題］ 上記のような従来の半導体記憶装置においては、すでに
かなりの高集積化が達成されているが、マスクＲＯＭを
はじめとするＲＯＭの開発においては、つねにより高集
積化を目指すという課題がある。

すなわち、ＯＡ機器、電子楽器などの多機能化、高品位
化に伴い、ＲＯＭの大容量化の要望は年々高まってきて
いる。従来高積積化はマスクＲＯＭに限らず例えばＥＰ
ＲＯＭ、Ｅ２ＰＲＯＭなど記憶装置全般にいえることで
あるが、ＩＣプロセスにおける微細加工技術の発展に支
えられれてきたものである。

しかし、近年サブミクロン時代を迎え、加工技術は一段
と困難度を増し、一部では限界説までささやかれている
。つまり、２次元的な縮小化が困難になってきた現在、
次に考えられる縮小化の課題は３次元的視野に立っての
縮小化である。

この発明は上記のような課題を解決するためになされた
ものでとくにゲート電極に接続されるゲート線をトレン
チ（溝）に埋込むことによる立体的なＭＯＳトランジス
タ構造により集積度の増大を目的とするものである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、半導体基板の主面上
に所定の間隔をもって複数列の拡散層を形成し、この拡
散層間の半導体基板上に複数行のトレンチを設け、この
トレンチ内に設けたゲート絶縁膜を介してゲート電極を
埋込み、この埋込み線をゲート線とする行配線と、この
ゲート線と交差し、１つおきの列数散層に接続する出力
線の列配線とを形成したものである。

［作　用］ この発明においては、半導体基板上に行列配置された行
方向拡散層の間に複数行のトレンチを設け、このトレン
チ内にゲート電極を埋込み、このゲート電極をゲート線
とする行配線を形成し、この行配線の間にはＭＯＳトラ
ンジスタのソース領域から取出した接地線を形成したか
ら、ＭＯＳトランジスタは立体的に構成される。このた
め出力線がドレイン領域と接続するコンタクトとトレン
チの端との距離すなわち合せ余裕は行列方向ともに同一
ルールで形成でき、とくにこの合せ余裕分の距離を短縮
することが可能である。

［実施例］ 第１図はこの発明の一実施例を示すマスクＲＯＭの模式
平面パターン図である。また第２図は第１図に示したＣ
−Ｃ線に沿う模式断面図である。

なお、第１図のパターンに相当する回路図は第３図の従
来列に示した回路図と同様である。また、第１図のＤ−
Ｄ線に沿う断面図は第６図の従来例に示した第４図のＢ
−Ｂ線に沿う断面図と同様であるので図示は省略した。

第１図及び第２図では、第３図〜第６図の従来例と同−
又は相当部分は同し符号を用いて示した。

この発明によるＲＯＭの構成はトレンチ内に埋込まれた
行配線のゲート線と、これに隣接する接地線を有する構
造を特徴とするものであるので、おもにこの部分につい
て説明する。

第１図及び第２図にみられるように、ｐ型Ｓｌ基板（以
下基板という）８上には列方向に所定の間隔をもって行
方向に連続するトレンチ１１が形成されている。これら
トレンチ１１の間の領域の基板８上に同一組成の１拡散
層６．６ａが交互に形成され、例えばＩ〕十十数散層６
ドレイン領域、ｎ上拡散層６ａはソース領域として使用
する。

一方、縦（列）方向には、出力線２を形成するＡｇ　（
メタル）膜からなる列線が層間絶縁膜ｌＯに設けたコン
タクト７を介してｎ十数散層６に接続するよう配線され
、出力線２としての列線が形成されている。このとき相
隣る出力線２とトレンチ１１との間に形成される領域は
素子分離絶縁膜５が形成されていてｎ十数散層６を分離
形成している。そして、ｎ上拡散層６ａは分離されない
ま１相隣るトレンチ１１の間に連続する接地線３を形成
している。

トレンチ１１の底部及び側壁部にはゲート酸化膜９とし
ての薄い絶縁膜が設けられており、このゲート酸化膜９
によって絶縁されるように埋込まれ、多結晶Ｓｔからな
るゲート電極を共用するゲート線１が行配線として形成
されている。

以上のような配線によって、ＭＯＳトランジスタ４（４
、・・・４４４）はげ拡散層６（ドレイン）、イ拡散層
６ａ（ソース）及びゲート線１で共用されるゲートによ
って形成され、１ビット分の記憶セルが構成される。

ゲート線１、出力線２、接地線３は図示しない周辺回路
に接続されて、従来例で説明したと同様にしてマスクＲ
ＯＭとして動作するようになっている。

第１図の実施例において、記憶セルを構成する単位面積
はＳ　＝　３．２５Ｘ　４．ＯＩＪＩｌｌ−１３，０Ｉ
ＪＩｎ”であり、第４図の従来列のＳ　＝　１４．２＋
ＪＡ２比してほぼ１０％の小面積化が達成されている。

［発明の効果コ 以上のようにこの発明によれば、半導体記憶装置のゲー
ト電極を共用するゲート線をトレンチ内に埋込んで形成
して記憶セルを構成するＭＯＳトランジスタを立体的構
造としたので、コンタクト穴とトレンチのそれぞれの端
縁間の距離を狭めることができ、さらにコンタクト穴と
列配線との合せ糸裕を同一ルールで形成することができ
る。そのため、マスクＲＯＭを例にとれば記憶セルの単
位面積を約１０％縮小することができ、半導体記憶装置
のより高集積化の達成に寄与する。

なお、この発明は実施例に用いたマスクＲＯＭだけでな
く、種々のＲＯＭ、ＲＡＭに実施することができる。例
えばＳＲＡＭであれば、トレンチを使って形成したＭＯ
Ｓトランジスタを公知のメモリセルにおけるトランスフ
ァゲートとして用いればよい。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＭＯＳトランジスタ
によるＲＯＭの模式平面パターン図、第２図は第１図の
Ｃ−Ｃ断面図、第３図は従来の並列セル型ＲＯＭの要部
回路図、第４図は第３図の回路図をＭＯＳトランジスタ
により形成したＲＯＭの要部ＩＣパターン平面図、第５
図は第４図のＡ−Ａ断面図、第６図は第４図のＢ−Ｂ断
面図である。 図において、１はゲート線（行配線）、２は出力線、３
は接地線（行配線）、４（４，・・・４４４）はＭＯＳ
トランジスタ（記憶セル）、１５は素子分離絶縁膜、６
はｎ十数散層（ドレイン）、６ａはに拡散層（ソース）
　７はコンタクト、８はｐ型Ｓ１基板、９はゲート酸化
膜、１０は層間絶縁膜、１１はトレンチである。

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板の一主面上で一方向にそれぞれ
   所定の間隔をもって形成された複数列の第２導電型の拡
   散層と、 この拡散層間の上記半導体基板上に形成された複数行の
   第２導電型拡散層からなる接地線と、上記拡散層と接地
   線の上記半導体基板上に形成された複数行のトレンチと
   、 このトレンチ内に設けられた薄い絶縁膜を介して上記ト
   レンチ内に埋込まれた行配線と、 この行配線と交差して形成され、上記拡散層に接続され
   た列配線と を有するＭＯＳトランジスタ型の半導体記憶装置。