JPH02108299A

JPH02108299A - 半導体メモリ装置

Info

Publication number: JPH02108299A
Application number: JP63262064A
Authority: JP
Inventors: Shinji Taguchi; 田口　信治
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-18
Filing date: 1988-10-18
Publication date: 1990-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体メモリ装置に関し、特に、電気的に消
去／書込み可能な不揮発性メモリ装置（以下、ＥＥＰＲ
ＯＭと称する。）に関するものである。

（従来の技術）第２図は、一般的な半導体メモリ装置のセル構造を示す
縦断面図である。同図に示すように、メモリトランジス
タＭＴは基板６上に形成されるソース１とトンネル酸化
膜７上に浮遊ゲート２とコントロールゲート３を形成し
て構成され、セレクトトランジスタＳＴは基板６上に形
成されるドレイン５上にセレクトゲート４を配置して構
成される。このメモリトランジスタＭＴとこのセルを選
択するためのセレクトトランジスタＳＴが直列接続され
て１つのメモリセルが構成される。そして、ＥＥＦＲＯ
Ｍでは第２図のような構成のメモリセルが第３図の回路
構成図に示すようにマトリックス状に配置接続され、こ
の時ロウ方向に並んだ各セルはそのセレクトトランジス
タＳＴのセレクトゲート４が共通の電極ラインから成る
ように接続される。一方、特定のメモリセルに対するデ
ータの書き込みは、そのアドレスをロウデコーダおよび
カラムデコーダで選択してコントロールゲート３および
セレクトゲート４に電圧を印加して、トンネル酸化膜７
をコントロールすることによって行われる。また、特定
のメモリセルからのデータの読み出しは、そのアドレス
をロウデコーダおよびカラムデコーダで選択することに
よって、１組のメモリセルの状態を読み出し、これを外
部に出力させることで行われる。

（発明が解決しようとする課題）従来の半導体メモリ装置は以上の様に構成されているの
で、使用しているうちに不良となるケースがある。これ
らの不良モードのうち、セレクトトランジスタＳＴのゲ
ート酸化膜８が破壊して、セレクトゲート４とその下方
の基板６との間がショートするというものがある。この
不良モードが発生すると、１つのロウを共有する複数の
セルにデータが書き込めなくなったり、それらの複数の
セルからデータが読み出せなくなる。上記不良モード（
ゲート酸化膜８の破壊）が発生するのは、セレクトトラ
ンジスタＳＴのゲート酸化膜８に印加される電圧が２０
Ｖ前後と比較的高いことから、使用しているうちに一定
の確率でゲート酸化膜が破壊するためである。

半導体メモリ装置として集積度を高くして素子を微細化
することが要求されていることから、これに見合うだけ
のゲート酸化膜の薄膜化が要求されており、−力印加電
圧の低電圧化はそれほど期待できず、このためこのゲー
ト酸化膜の不良モードは今後ますます増大するものと考
えられ、何らかの対策が必要とされている。

本発明は、上記に鑑みてなされたもので、その目的は、
ゲート酸化膜の破壊等によるロウ不良またはバイト不良
あるいはビット不良が発生した場合でも、デバイス外部
から見た場合に正常に動作する半導体メモリ装置を提供
することにある。

〔発明の構成〕

（課題を解決するための手段）本発明の半導体メモリ装置は、それぞれメモリセル群を
有する複数のメモリブロックであってそれらの各メモリ
セル群中のあるメモリセルが同一のアドレス指定によっ
て共通に選択される複数のメモリブロックと、前記各メ
モリブロック毎に対応して設けられて入力データを一時
保持する入力データラッチと、前記各メモリブロック毎
に対応して設けられて出力データを一時保持する出力デ
ータラッチと、前記各メモリブロック毎にデータを書き
込む時に前記入力データラッチの内容と前記出力データ
ラッチの内容とを突き合わせるベリファイ手段と、その
ベリファイ手段の判断に基づき正常なデータの書き込み
の行われたメモリブロックを示すフラッグを不揮発的に
立てるフラッグ手段と、そのフラッグ手段のフラッグに
基づいて正常なメモリブロックに接続された出力データ
ラッチの出力を外部に導出するセレクト手段とを備える
ものとして構成される。

（作　用）データの書き込み時には、複数のメモリブロックにそれ
ぞれ同一のデータが書き込まれ、その後直ちにベリファ
イ手段により、データが正しく書き込まれたか否かが判
断される。その判断結果に基づいて各メモリブロックが
有効か無効かを示すフラッグとして、フラッグ手段に不
揮発的に記憶させる。データの読み出しに当っては、フ
ラッグ手段のフラッグに従ってセレクト手段が作用して
、正常なメモリブロックからのデータが導出される。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。

第１図は、本発明の一実施例に係る半導体メモリ装置の
機能ブロック図である。同図に示すように、メモリセル
としては第１のセルマトリックスブロック１０と第２の
セルマトリックスブロック１１の２つが設けられ、それ
ぞれにデータ入力ライン２０からのデータの書き込みを
行うための第１の入力データラッチ１２と第２の入力デ
ータラッチ１４が接続され、ブロックセレクタ１９を通
じてデータ出力ライン２１にデータの出力を行うための
第１の出力データラッチ１３と第２の出力データラッチ
１５が接続される。この第１の入力データラッチ１２、
第１の出力データラッチ１３、第２の入力データラッチ
１４及び第２の出力データラッチ１５は、データの書き
込み・読み出しがバイト単位で行われる場合は１バイト
分が設定され、ページ単位（１０つ単位）で行われる場
合は１ペ一ジ分が設定される。第１のベリファイ１６は
、第１の入力データラッチ１２のデータと第１の出力デ
ータラッチ１３のデータとの一致／不−致を確認し、そ
の結果をロウ単位ブロックセレクトフラッグ１８に出力
する。第２のベリファイ１７は、第２の入力データラッ
チ１４と第２の出力データラッチ１５とのデータの一致
／不一致を確認し、その結果をロウ単位ブロックセレク
トフラッグ１８に出力する。このロウ単位ブロックセレ
クトフラッグ１８の出力はブロックセレクタ１９に送出
される。ブロックセレクタ１９は、第１の出力データラ
ッチ１３と第２の出力データラッチ１５の出力のいずれ
かを選択してデータ出力ライン２１に出力する。

かかる構成において次にその作用を説明する。

データの書き込みに当っては、データ入力ライン２０か
らの入力データは、先ず、第１のセルマトリックスブロ
ック１０及び第２のセルマトリックスブロック１１にそ
れぞれ対応する第１の入力データラッチ１２及び第２の
入力データラッチも１４にそれぞれラッチされる。ちな
みに、各ブロック１０．１１のアドレスの指定は図示し
ないロウ／カラムデコーダによって指定される。この書
き込み動作は、通常、アドレスのデータの消去が完了し
た後で実施される。さて、データの書き込みに当っては
、セレクトトランジスタＳＴのゲート酸化膜が破壊して
ロウ不良となることがあるので、データが正しく書き込
まれたか否かを確認する必要がある。そのため、本実施
例では、データの書き込み後に、当該アドレスのデータ
を図示しないセンスアンブリファイアを通して各ブロッ
ク１０．１１からデータを読み出し、これらを第１の出
力データラッチ１３および第２の出力データラッチ１５
にラッチさせる。次に、第１の入力データラッチ１２の
内容と第１の出力データラッチ１３の内容とを第１のベ
リファイ１６で比較し、第２の入力データラッチ１４の
内容と第２の出力データラッチ１５の内容とを第２のベ
リファイ１７で比較し、各ブロック１０．１１に対する
データの書き込みが正確に行われたか否かを判断する。

ここで、正しくデータの書き込みが行われていないと判
断された場合には、書き込み不良ブロック１０．１１−
の当該アドレスを含むロウ全体のデータが誤っていると
判断し、不揮発性メモリから成るロウ単位ブロックセレ
クトフラッグ１８に正常な側のブロック１０．．１１を
選択するようなフラッグを立てる動作を行う。ちなみに
、二〇ロウ単位ブロックセレクトフラッグ１８は、最小
１つのブロック内のロウの数だけあればよく、また初期
設定としてはいずれのブロック１０．１１を選択するよ
うにしておいてもよい。

一方、データの読み出しに当っては、図示しないアドレ
ス指定手段からの指令により第１のセルマトリックスブ
ロック１０及び第２のセルマトリックスブロック１１の
指定アドレスのデータが、図示しないセンスアンブリフ
ァイアを通じて第１の出力データラッチ１３および第２
の出力データラッチ１５に読み出され、ラッチされる。

これらのデータは、ブロックセレクタ１９でいずれかが
選択され、データ出力ライン２１に出力されるが、ブロ
ックセレクタ１９に対する選択指示は、ロウ単位ブロッ
クセレクトフラッグ１８によって、有効なデータを保持
している側のロウを有する有効ブロックのデータを出力
するように行われる。

以上のような動作を通じて、第１のセルマトリックスブ
ロック１０または第２のセルマトリックスブロック１１
のいずれかに酸化膜破壊等に起因するデータ書き込み不
良が発生しても、データ読み出しに当ってはデバイス内
部で正常な側のブロックを選択してデータの出力を行う
ため、外部から見た場合全く正常なデバイスとしてあつ
かうことができる。

なお、上記実施例では有効データの選択をロウ単位で行
う場合を例示したが、これはバイト単位であってもビッ
ト単位であってもよく、いずれの場合も上記と同様な効
果を得ることができる。

また、上記実施例ではセルマトリックスブロックの２つ
の場合について説明したが、３つ以上とすることができ
るのは当然である。

さらに、ｍ１図に示した各構成部材を同一チップに組み
込むものとしても、任意数の複数チップに組み込むもの
としても構成でき、さらにはそれらの各構成部材をＣＰ
Ｕによって実現することもできる。

〔発明の効果〕

本発明によれば、メモリセルを複数系統並列に設け、そ
れぞれの動作をデータの書き込み毎にチエツクして正常
な系統を選択する様に構成したので、デバイス内部にた
とえ不良が発生しても、その不良に拘らず信頼性の高い
半導体メモリ装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体メモリ装置の機
能ブロック図、第２図は一般的な半導体メモリ装置のセ
ル構造を示す縦断面図、第３図はメモリセルマトリック
スの回路構成図である。１・・・ソース、２・・・浮遊ゲート、３・・・コント
ロールゲート、４・・・セレクトゲート、５・・・ドレ
イン、６・・・基板、７・・・トンネル酸化膜、８・・
・ゲート酸化膜、１０・・・第１のセルマトリックスブ
ロック、１１・・・第２のセルマトリックスブロック、
１２・・・第１の入力データラッチ、１３・・・第１の
出力データラッチ、１４・・・第２の入力データラッチ
、１５・・・第２の出力データラッチ、１６・・・第１
のベリファイ、１７・・・第２のベリファイ、１８・・
・ロウ単位ブロックセレクトフラッグ、１９・・・ブロ
ックセレクタ、２０・・・データ入力ライン、２１・・
・データ出力ライン、ＭＴ・・・メモリトランジスタ、
ＳＴ・・・セレクトトランジスタ。テータ込力う乙夕出力

Claims

【特許請求の範囲】それぞれメモリセル群を有する複数のメモリブロックで
あってそれらの各メモリセル群中のあるメモリセルが同
一のアドレス指定によって共通に選択される複数のメモ
リブロックと、前記各メモリブロック毎に対応して設けられて入力デー
タを一時保持する入力データラッチと、前記各メモリブ
ロック毎に対応して設けられて出力データを一時保持す
る出力データラッチと、前記各メモリブロック毎にデー
タを書き込む時に前記入力データラッチの内容と前記出
力データラッチの内容とを突き合わせるベリファイ手段
と、そのベリファイ手段の判断に基づき正常なデータの
書き込みの行われたメモリブロックを示すフラッグを不
揮発的に立てるフラッグ手段と、そのフラッグ手段のフ
ラッグに基づいて正常なメモリブロックに接続された出
力データラッチの出力を外部に導出するセレクト手段と
を備えることを特徴とする半導体メモリ装置。