JPH0210917A - Ｍｏｓトランジスタのしきい値電圧発生回路 - Google Patents
Ｍｏｓトランジスタのしきい値電圧発生回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
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- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＳトランジスタ集積回路装置に係わり、と
くに、変化する入力電圧を基準電圧と比較する比較器回
路に、温度や製造条件等の変動に適応したしきい値電圧
を適切に供給するＭＯＳトランジスタのしきい値電圧発
生回路に関する。
くに、変化する入力電圧を基準電圧と比較する比較器回
路に、温度や製造条件等の変動に適応したしきい値電圧
を適切に供給するＭＯＳトランジスタのしきい値電圧発
生回路に関する。
［従来技術］
従来の比較器は例えばｍ３図に示すように用いられてい
た。第３図において、比較器１の入力には比較すべき二
つの電圧、即ち入力電圧Ｖ１ｎと基′Ｓ電圧■□、が印
加され、その出力はインバータ２に印加される。インバ
ータ２は、基準電圧ｖｌＩ！ｒと、比較ｉ１に供給され
るバイアス電圧が適切な値に設定され、また、Ｖｉｎ＝
ＶＲ１ｐであるときに、ＭＯＳトランジスタ３にそのし
きい値電圧を供給するようになっている。
た。第３図において、比較器１の入力には比較すべき二
つの電圧、即ち入力電圧Ｖ１ｎと基′Ｓ電圧■□、が印
加され、その出力はインバータ２に印加される。インバ
ータ２は、基準電圧ｖｌＩ！ｒと、比較ｉ１に供給され
るバイアス電圧が適切な値に設定され、また、Ｖｉｎ＝
ＶＲ１ｐであるときに、ＭＯＳトランジスタ３にそのし
きい値電圧を供給するようになっている。
上記バイアス電圧を供給する従来の回路は、電源電圧ｖ
ＤＤと接地間に接続された二つのＭＯ３Ｉ−ランジスタ
４１と４２の直列接続回路を含んでいる。４１はデプレ
ション型のＭＯ３Ｉ−ランジスタであり、４２はエンハ
ンスメント型のＭｏｓ＋〜ランジスタである。ＭＯＳト
ランジスタ４１のゲートはそのソースに接続されて負荷
として動作し、ＭＯ３Ｉ−ランジスタ４２のゲートはそ
のドレインに接続され、ＭＯＳトランジスタ４１と４２
の接続点から上記比較器１のバイアス電圧が引き出され
る。
ＤＤと接地間に接続された二つのＭＯ３Ｉ−ランジスタ
４１と４２の直列接続回路を含んでいる。４１はデプレ
ション型のＭＯ３Ｉ−ランジスタであり、４２はエンハ
ンスメント型のＭｏｓ＋〜ランジスタである。ＭＯＳト
ランジスタ４１のゲートはそのソースに接続されて負荷
として動作し、ＭＯ３Ｉ−ランジスタ４２のゲートはそ
のドレインに接続され、ＭＯＳトランジスタ４１と４２
の接続点から上記比較器１のバイアス電圧が引き出され
る。
上記したインバータ２、および後述の本発明で用いるイ
ンバータとは、低レベルの入力に対して高レベルの出力
電圧を出力し、がっ、入力電圧の極性が反転しないもの
である。
ンバータとは、低レベルの入力に対して高レベルの出力
電圧を出力し、がっ、入力電圧の極性が反転しないもの
である。
第４図は第３図を詳細に、とくに比較器１の中身をさら
に詳細に示したものである。比較器１は二つのエンハン
スメント型Ｍ ＯＳ トランジスタ１１と１２を含み、
各ゲートにはそれぞれ、入力電圧Ｖｌｒｔと基準電圧Ｖ
ＲＥＦが印加されている。ＭＯＳトランジスタ１１のド
レインは電源電圧ＶＤＤに接続され、ＭＯＳトランジス
タ１２のドレインは、ゲートがソースに接続され、負荷
として動作するデプレション型のＭＯＳトランジスタ１
３を介して電Ｆ（電圧ＶＤＤに接続されている。ＭＯＳ
トランジスタ１１と１２のソースは共通に接続されたう
え、バイアスｍのエンハンスメン１〜型ＭＯＳトランジ
スタ１４を介して接地される。出方回路、即ちオフセッ
ト回路は、直列接続されたエンハンスメント型ＭｏＳト
ランジスタ１５と１６を含み、ＭＯＳトランジスタ１５
のゲートはＭＯ３１〜ランジスタ１３のゲートに接続さ
れ、ＭＯＳトランジスタ１６のゲートはＭＯＳトランジ
スタ１４と４２のゲートに接続される。
に詳細に示したものである。比較器１は二つのエンハン
スメント型Ｍ ＯＳ トランジスタ１１と１２を含み、
各ゲートにはそれぞれ、入力電圧Ｖｌｒｔと基準電圧Ｖ
ＲＥＦが印加されている。ＭＯＳトランジスタ１１のド
レインは電源電圧ＶＤＤに接続され、ＭＯＳトランジス
タ１２のドレインは、ゲートがソースに接続され、負荷
として動作するデプレション型のＭＯＳトランジスタ１
３を介して電Ｆ（電圧ＶＤＤに接続されている。ＭＯＳ
トランジスタ１１と１２のソースは共通に接続されたう
え、バイアスｍのエンハンスメン１〜型ＭＯＳトランジ
スタ１４を介して接地される。出方回路、即ちオフセッ
ト回路は、直列接続されたエンハンスメント型ＭｏＳト
ランジスタ１５と１６を含み、ＭＯＳトランジスタ１５
のゲートはＭＯ３１〜ランジスタ１３のゲートに接続さ
れ、ＭＯＳトランジスタ１６のゲートはＭＯＳトランジ
スタ１４と４２のゲートに接続される。
ＭｏＳトランジスタ４１と４２により設定されるバイア
ス電圧によりＭＯＳトランジスタ１４と１６の電流レベ
ルが設定される。これらのＭＯＳトランジスタの素子サ
イズは、上記比較器１、および上記オフセット回路に用
いるＭＯＳトランジスタの素子サイズに対して、与えら
れた動作温度範囲とｉ遣条件によって定まるパラメータ
のばらつき範囲内で、Ｖｔｎ＝Ｖ＊＊ｒのときに、イン
バータ２の出力電圧がＭｏＳトランジスタ３のしきい値
電圧と等しくなるように相対的に定められる。
ス電圧によりＭＯＳトランジスタ１４と１６の電流レベ
ルが設定される。これらのＭＯＳトランジスタの素子サ
イズは、上記比較器１、および上記オフセット回路に用
いるＭＯＳトランジスタの素子サイズに対して、与えら
れた動作温度範囲とｉ遣条件によって定まるパラメータ
のばらつき範囲内で、Ｖｔｎ＝Ｖ＊＊ｒのときに、イン
バータ２の出力電圧がＭｏＳトランジスタ３のしきい値
電圧と等しくなるように相対的に定められる。
［発明が解決しようとする課題］
第３図、および第４図を用いて説明した従来回路では、
上記した条件の中の−っでも変化すると、インバータ２
の出力電圧はもはや、ＭＯ８＋−ランジスタ３のしきい
値電圧と等しくならない、ＭＯＳトランジスタ１１と１
２のソース電圧を■８、ＭＯＳトランジスタ１５のゲー
ト電圧’＜ Ｖ ｙとし、上記バイアス電圧が増加した
場合を考えると、ＭｏＳトランジスタ１４と１６は更に
心電的になるので、上記Ｖｘ＆Ｖｙの値は減少する。そ
の結果、インバータ２の入力電圧が減少し、その出力電
圧は増加する。したがって、Ｖｌｎ”ＶＲＥＦにおける
インバータ２の出力電圧はもはやＭＯＳトランジスタ３
のしきい値電圧とは等しくならない。
上記した条件の中の−っでも変化すると、インバータ２
の出力電圧はもはや、ＭＯ８＋−ランジスタ３のしきい
値電圧と等しくならない、ＭＯＳトランジスタ１１と１
２のソース電圧を■８、ＭＯＳトランジスタ１５のゲー
ト電圧’＜ Ｖ ｙとし、上記バイアス電圧が増加した
場合を考えると、ＭｏＳトランジスタ１４と１６は更に
心電的になるので、上記Ｖｘ＆Ｖｙの値は減少する。そ
の結果、インバータ２の入力電圧が減少し、その出力電
圧は増加する。したがって、Ｖｌｎ”ＶＲＥＦにおける
インバータ２の出力電圧はもはやＭＯＳトランジスタ３
のしきい値電圧とは等しくならない。
逆にＭＯ３Ｉ−ランジスタ１４と１６のゲー１へに印加
される上記バイアス電圧が減少した場合には、インバー
タ２の出力電圧は減少する。
される上記バイアス電圧が減少した場合には、インバー
タ２の出力電圧は減少する。
本発明の目的は、動作温度や製造条件等の変動によって
生じるパラメータの変動を許容し、上記したようなイン
バータ２の出力電圧のづれを生ぜず、常に ＭＯＳトラ
ンジスタに適正なしきい値電圧を供給することができる
ＭＯＳトランジスタのしきい値電圧発生回路を提供する
ことにある。
生じるパラメータの変動を許容し、上記したようなイン
バータ２の出力電圧のづれを生ぜず、常に ＭＯＳトラ
ンジスタに適正なしきい値電圧を供給することができる
ＭＯＳトランジスタのしきい値電圧発生回路を提供する
ことにある。
［課題を解決するための手段］
本発明は上記の目的を達成するために、ＭｏＳトランジ
スタ集積回路内に集積され、第一の比較器にバイアス電
圧を供給する安定化電圧発生回路と、上記第一の比較器
によって駆動され、上記第一の比較器の入力電圧が等し
いときに、ＭＯＳトランジスタにそのしきい値電圧と等
しい電圧を供給する第一のインバータと、入力端子が共
通に基準電圧に接続された第二の比較器と、上記第二の
比較器によっ゛て駆動され、上記第一のインバータと同
一な第二のインバータと、上記第二のインバータによっ
て駆動され、出力が上記第一と第二の比較器の上記バイ
アス入力端子に接続された第三のインバータにより、上
記ＭＯＳトランジスタのしきい値電圧と等しいしきい値
電圧を発生させるようにする。
スタ集積回路内に集積され、第一の比較器にバイアス電
圧を供給する安定化電圧発生回路と、上記第一の比較器
によって駆動され、上記第一の比較器の入力電圧が等し
いときに、ＭＯＳトランジスタにそのしきい値電圧と等
しい電圧を供給する第一のインバータと、入力端子が共
通に基準電圧に接続された第二の比較器と、上記第二の
比較器によっ゛て駆動され、上記第一のインバータと同
一な第二のインバータと、上記第二のインバータによっ
て駆動され、出力が上記第一と第二の比較器の上記バイ
アス入力端子に接続された第三のインバータにより、上
記ＭＯＳトランジスタのしきい値電圧と等しいしきい値
電圧を発生させるようにする。
さらに、上記本発明において、
上記第二の比較器はゲートが上記基準電圧に共通に接続
された二つのＭＯＳトランジスタを含み、上記二つのＭ
Ｏ３Ｉ−ランジスタのソースが上記第三のインバータの
出力電圧をゲートに印加されたバイアス用トランジスタ
を介して接地することができる。
された二つのＭＯＳトランジスタを含み、上記二つのＭ
Ｏ３Ｉ−ランジスタのソースが上記第三のインバータの
出力電圧をゲートに印加されたバイアス用トランジスタ
を介して接地することができる。
さらに、上記本発明のにおいて、
上記第三のインバータは、直列に接続されたエンハンス
メント型ＭＯＳトランジスタとデプレション型ＭＯＳト
ランジスタを含み、上記エンハンスメント型ＭＯＳトラ
ンジスタは上記しきい値電圧が供給されるべき上記ＭＯ
Ｓトランジスタと同一の特性を有し、上記デプレション
型ＭＯＳトランジスタは上記第三のインバータの導通し
きい値付近におけるオン状態において、上記エンハンス
メント型ＭＯ５）−ランジスタに較べて高い抵抗値を有
するようにすることができる。
メント型ＭＯＳトランジスタとデプレション型ＭＯＳト
ランジスタを含み、上記エンハンスメント型ＭＯＳトラ
ンジスタは上記しきい値電圧が供給されるべき上記ＭＯ
Ｓトランジスタと同一の特性を有し、上記デプレション
型ＭＯＳトランジスタは上記第三のインバータの導通し
きい値付近におけるオン状態において、上記エンハンス
メント型ＭＯ５）−ランジスタに較べて高い抵抗値を有
するようにすることができる。
［作用］
以上のように構成したＭＯＳトランジスタのしきい値電
圧発生回路は、動作温度や製造条件等の変動によって生
じるパラメータの変動を許容できるので、各種のＭＯＳ
トランジスタにそのしきい値電圧を、常に安定に供給す
ることができる。
圧発生回路は、動作温度や製造条件等の変動によって生
じるパラメータの変動を許容できるので、各種のＭＯＳ
トランジスタにそのしきい値電圧を、常に安定に供給す
ることができる。
［実施例］
以下、本発明の一実施例を第１図、第２図を用いて説明
する。
する。
第１図は、第３図に示した従来回路内の比較器１に、本
発明のバイアス回路を用いてバイアス電圧を供給する場
合を示している。上記バイアス回路は、第３図に示した
比較器１とインバータ２と同様に、比較器５とインバー
タ６を含むが、比較器５の二つの入力端子が基準電圧Ｖ
ＲＥＦに共通に接続されている点が異なっている。イン
バータ６の出力はインバータ７の入力に接続され、イン
バータ７の出力８は比較器１と比較器５のバイアス電圧
として用いられる。この回路は、インバータ６がインバ
ータ７のしきい値電圧に殆ど等しい電圧を供給し、また
、インバータ７のしきい値電圧がＭＯＳトランジスタ３
のしきい値電圧と実質的に等しくなるように設計されて
いる。インバータ７の入力電圧は、インバータ７の導通
しきい値電圧と実質的に等しく、そして僅かに高いので
、このインバータ７には電流が僅かに流れ、比較器１．
５等に与えるバイアス電圧を発生する。
発明のバイアス回路を用いてバイアス電圧を供給する場
合を示している。上記バイアス回路は、第３図に示した
比較器１とインバータ２と同様に、比較器５とインバー
タ６を含むが、比較器５の二つの入力端子が基準電圧Ｖ
ＲＥＦに共通に接続されている点が異なっている。イン
バータ６の出力はインバータ７の入力に接続され、イン
バータ７の出力８は比較器１と比較器５のバイアス電圧
として用いられる。この回路は、インバータ６がインバ
ータ７のしきい値電圧に殆ど等しい電圧を供給し、また
、インバータ７のしきい値電圧がＭＯＳトランジスタ３
のしきい値電圧と実質的に等しくなるように設計されて
いる。インバータ７の入力電圧は、インバータ７の導通
しきい値電圧と実質的に等しく、そして僅かに高いので
、このインバータ７には電流が僅かに流れ、比較器１．
５等に与えるバイアス電圧を発生する。
上記のバイアス電圧発生回路の動作は第２図に示す典型
的な実際回路と関係付けるとさらによく理解することが
出来る。第２図では比較器５とインバータ６、および７
が同様に示さ熟ている。比較器５は第４図に示した比較
器１と同様のものである。インバータ７はエンハンスメ
ント型のＭＯＳトランジスタ７１を含み、ＭＯＳトラン
ジスタフ１のゲートはインバータ６の出力を受け、デプ
レション型のＭＯＳトランジスタ７２内の電荷によって
電源電圧Ｖ。Ｄに接続される。ＭＯＳトランジスタ７２
のゲートは、ＭＯＩ−ランジスタフ１とＭＯＳトランジ
スタ７２の接続端子８に接続され、接続端子８は比較器
５のバイアス端子に相当する出力端子として、ＭＯＳト
ランジスタ５４と５６の共通接続点に接続されている。
的な実際回路と関係付けるとさらによく理解することが
出来る。第２図では比較器５とインバータ６、および７
が同様に示さ熟ている。比較器５は第４図に示した比較
器１と同様のものである。インバータ７はエンハンスメ
ント型のＭＯＳトランジスタ７１を含み、ＭＯＳトラン
ジスタフ１のゲートはインバータ６の出力を受け、デプ
レション型のＭＯＳトランジスタ７２内の電荷によって
電源電圧Ｖ。Ｄに接続される。ＭＯＳトランジスタ７２
のゲートは、ＭＯＩ−ランジスタフ１とＭＯＳトランジ
スタ７２の接続端子８に接続され、接続端子８は比較器
５のバイアス端子に相当する出力端子として、ＭＯＳト
ランジスタ５４と５６の共通接続点に接続されている。
同様に接続端子８は比較器１のバイアス端子にも接続さ
れる。
れる。
ＭＯＳトランジスタ７１はＭＯＳトランジスタ３を正し
くそのしきい値電圧にバイアスするために、ＭＯＳトラ
ンジスタ３と同一に作られる。比較器５とインバータ６
の回路は、ＭＯＳトランジスタ７１の入力電圧Ｖｐが僅
かにそのしきい値電圧より高くなるように設計される。
くそのしきい値電圧にバイアスするために、ＭＯＳトラ
ンジスタ３と同一に作られる。比較器５とインバータ６
の回路は、ＭＯＳトランジスタ７１の入力電圧Ｖｐが僅
かにそのしきい値電圧より高くなるように設計される。
斯様にして、ＭＯＳトランジスタ３を駆動するインバー
タ２の出力電圧はインバータ６の出力電圧と等しくなり
、平衡状態において Ｖｐ ＝ＶＴ ＋Ｉｄ−・ｇ。
タ２の出力電圧はインバータ６の出力電圧と等しくなり
、平衡状態において Ｖｐ ＝ＶＴ ＋Ｉｄ−・ｇ。
という望ましい結果が得られることになる。ただし、Ｖ
ＴはＭＯＳトランジスタ７１、または３のしきい値電圧
１ｇ１はＭＯＳトランジスタ７１の相互コンダクタンス
、ＩｄｓはＭＯＳトランジスタ７１を流れる電流である
。いま、仮にＭＯＳトランジスタ７１のしきい値電圧Ｖ
アが、例えば温度の変動によって上記した平衡状態から
増加したとすると（したがって、同一の集積回路内に作
られたＭｏｓ＋−ランジスタ３のしきい値電圧も同時に
同じように増加する）、ＭＯＳトランジスタ７１の電流
は減少する。この電流の減少によって端子８上のバイア
ス電圧は増加し、Ｍｏ３）−ランジスタ５１と５２の接
続点電圧ｖｘは減少する。この結果、比較器５の出力電
圧は減少し、上記の■。
ＴはＭＯＳトランジスタ７１、または３のしきい値電圧
１ｇ１はＭＯＳトランジスタ７１の相互コンダクタンス
、ＩｄｓはＭＯＳトランジスタ７１を流れる電流である
。いま、仮にＭＯＳトランジスタ７１のしきい値電圧Ｖ
アが、例えば温度の変動によって上記した平衡状態から
増加したとすると（したがって、同一の集積回路内に作
られたＭｏｓ＋−ランジスタ３のしきい値電圧も同時に
同じように増加する）、ＭＯＳトランジスタ７１の電流
は減少する。この電流の減少によって端子８上のバイア
ス電圧は増加し、Ｍｏ３）−ランジスタ５１と５２の接
続点電圧ｖｘは減少する。この結果、比較器５の出力電
圧は減少し、上記の■。
が増加する。このＶｐの増加により、端子８上のバイア
ス電圧が減少する。このようなバイアス電圧の変化はＶ
アの増化を相殺するように作用する。ｖＴが減少する場
合にも同様な相殺作用が働く、この結果、インバータ７
の出力電圧、即ち上記バイアス電圧は常に、ＭＯＳトラ
ンジスタ３のしきい値電圧よりも僅かに高くなるように
維持されるのである。
ス電圧が減少する。このようなバイアス電圧の変化はＶ
アの増化を相殺するように作用する。ｖＴが減少する場
合にも同様な相殺作用が働く、この結果、インバータ７
の出力電圧、即ち上記バイアス電圧は常に、ＭＯＳトラ
ンジスタ３のしきい値電圧よりも僅かに高くなるように
維持されるのである。
第２図によれば、この回路が動作するためには、導通し
きい値電圧の近傍で、ＭＯＳトランジスタ７２の抵抗値
がＭＯＳトランジスタ７１の抵抗値に較べて高いことが
本質的に重要であることは勿論である。。−例として、
上記導通しきい値電圧の近傍におけるＭＯＳトランジス
タ７２の抵抗値として１００にΩ程度、また、ＭＯＳト
ランジスタ７１の抵抗値として１００Ω程度が適当であ
る。
きい値電圧の近傍で、ＭＯＳトランジスタ７２の抵抗値
がＭＯＳトランジスタ７１の抵抗値に較べて高いことが
本質的に重要であることは勿論である。。−例として、
上記導通しきい値電圧の近傍におけるＭＯＳトランジス
タ７２の抵抗値として１００にΩ程度、また、ＭＯＳト
ランジスタ７１の抵抗値として１００Ω程度が適当であ
る。
［発明の効果］
以上詳述したように、本発明を適用すると、動作温度や
ｗｉ造条件等の変動によって生じるパラメータの変動を
許容するＭＯＳトランジスタのしきい値電圧発生回路が
得られるので、各種のＭＯＳトランジスタにそのしきい
値電圧を常に安定に供給することができる。
ｗｉ造条件等の変動によって生じるパラメータの変動を
許容するＭＯＳトランジスタのしきい値電圧発生回路が
得られるので、各種のＭＯＳトランジスタにそのしきい
値電圧を常に安定に供給することができる。
第１図は本発明によるバイアス回路のブロック図、第２
図は本発明によるバイアス回路の回路図、第３図は従来
技術による比軟回路のブロック図、第４図は従来技術に
よる比転回路の回路図。 １．５・・・比較器、２．６．７・・・インバータ、３
．１１．１２．１４．１５．１６．４２．５１．５２．
５４．５５．５６．７１・・・エンハンスメント型Ｍｏ
Ｓトランジスタ、１３．４１．５３．７２・・・デプレ
ション型ＭＯＳトランジスタ。
図は本発明によるバイアス回路の回路図、第３図は従来
技術による比軟回路のブロック図、第４図は従来技術に
よる比転回路の回路図。 １．５・・・比較器、２．６．７・・・インバータ、３
．１１．１２．１４．１５．１６．４２．５１．５２．
５４．５５．５６．７１・・・エンハンスメント型Ｍｏ
Ｓトランジスタ、１３．４１．５３．７２・・・デプレ
ション型ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタ集積回路内に集積され、第一の
比較器にバイアス電圧を供給する安定化電圧発生回路と
、上記第一の比較器によって駆動され、上記第一の比較
器の入力電圧が等しいときに、ＭＯＳトランジスタにそ
のしきい値電圧と等しい電圧を供給する第一のインバー
タと、入力端子が共通に基準電圧に接続された第二の比
較器と、上記第二の比較器によって駆動され、上記第一
のインバータと同一な第二のインバータと、上記第二の
インバータによって駆動され、その出力が上記第一と第
二の比較器のバイアス入力端子に接続され、また、上記
ＭＯＳトランジスタのしきい値電圧と等しいしきい値電
圧を有する第三のインバータとを備えたことを特徴とす
るＭＯＳトランジスタのしきい値電圧発生回路。 ２、請求項１において、 上記第二の比較器は、上記第一の比較器の入力に供給さ
れる基準電圧と同じ基準電圧にゲートが共通に接続され
た二つのＭＯＳトランジスタを含み、上記二つのＭＯＳ
トランジスタのソースが上記第三のインバータの出力電
圧をゲートに印加されたバイアス用ＭＯＳトランジスタ
を介して接地されたことを特徴とするＭＯＳトランジス
タのしきい値電圧発生回路。 ３、請求項１または２において、 上記第三のインバータは、直列に接続されたエンハンス
メント型ＭＯＳトランジスタとデプレシヨン型ＭＯＳト
ランジスタを含み、上記エンハンスメント型トランジス
タは上記しきい値電圧が供給されるべき上記ＭＯＳトラ
ンジスタと同一の特性を有し、上記デプレション型トラ
ンジスタは上記第三のインバータの導通しきい値付近に
おけるオン状態において、上記エンハンスメント型トラ
ンジスタに較べて高い抵抗値を有するようにしたことを
特徴とするＭＯＳトランジスタのしきい値電圧発生回路
。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR88/03751 | 1988-03-09 | ||
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|---|---|
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