JPS61224192A - 読出し増幅器 - Google Patents
読出し増幅器Info
- Publication number
- JPS61224192A JPS61224192A JP60065876A JP6587685A JPS61224192A JP S61224192 A JPS61224192 A JP S61224192A JP 60065876 A JP60065876 A JP 60065876A JP 6587685 A JP6587685 A JP 6587685A JP S61224192 A JPS61224192 A JP S61224192A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- differential amplifier
- circuit
- differential
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリからの読出し信号の増幅に用いて好適な
読出し増幅器に関する。
読出し増幅器に関する。
本発明は、胱出し増幅器において、初段差動増幅回路を
対称（平衡）ｍに構成すると共に、その出力を次段の差
動増幅回路に供給することによって、同相ノイズ除去比
を充分大きくするようにしたものである。
対称（平衡）ｍに構成すると共に、その出力を次段の差
動増幅回路に供給することによって、同相ノイズ除去比
を充分大きくするようにしたものである。
従来、電子計算機の内部記憶装置または外部記憶装置（
メモリ）からの微小な読出し信号を論理回路の電圧レベ
ルまで増幅するために続出し増幅器が使用されている。
メモリ）からの微小な読出し信号を論理回路の電圧レベ
ルまで増幅するために続出し増幅器が使用されている。
まず、第２図を参照しながら、従来の続出し増幅器につ
いて説明する。
いて説明する。
第２図に従来の続出し増幅器の構成例を示す。
第２図において、α呻はメモリセルであって、図示を省
略したＭＯＳメモリマトリクスの構成要素である。この
メモリセルα１は負荷抵抗器αυ及びα２並びＫ ＭＯ
Ｓ ＦＥＴ （１３及びＩから成るフリップ７四ツブ回
路を有し、電流のオン・オフによって情報を記憶するス
タティック塩である。読出しの場合、図示を省略したＸ
デコーダによってＸアドレス（ワード！！！ｌυが選択
されると、このワード線Ｑυに接続されたＭＯＳ ＦＥ
ＴＱ！９及び（１６１がオン状態になって、メモリセル
顛の情報がＹアドレス（ピッ（・線） （２２ｍ）及び
（２２ｂ）に転送される。この場合、同じワード線Ｑυ
上のすべてのメモリセルが活性化されるので、図示を省
略したＹデコーダから゛所定のＹアドレス（ビット線）
（２２ａ） ｔ （２２ｂ）に対する選択信号が選択
線（ハ）を介してＭＯＳ ＦＥＴ （２４ａ） ｔ（２
４ｂ）に供給される。そうすると、ＦＥＴ （２４ａ）
。
略したＭＯＳメモリマトリクスの構成要素である。この
メモリセルα１は負荷抵抗器αυ及びα２並びＫ ＭＯ
Ｓ ＦＥＴ （１３及びＩから成るフリップ７四ツブ回
路を有し、電流のオン・オフによって情報を記憶するス
タティック塩である。読出しの場合、図示を省略したＸ
デコーダによってＸアドレス（ワード！！！ｌυが選択
されると、このワード線Ｑυに接続されたＭＯＳ ＦＥ
ＴＱ！９及び（１６１がオン状態になって、メモリセル
顛の情報がＹアドレス（ピッ（・線） （２２ｍ）及び
（２２ｂ）に転送される。この場合、同じワード線Ｑυ
上のすべてのメモリセルが活性化されるので、図示を省
略したＹデコーダから゛所定のＹアドレス（ビット線）
（２２ａ） ｔ （２２ｂ）に対する選択信号が選択
線（ハ）を介してＭＯＳ ＦＥＴ （２４ａ） ｔ（２
４ｂ）に供給される。そうすると、ＦＥＴ （２４ａ）
。
（２４ｂ）がオン状態となって、所定のメモリセル叫の
情報がビット線（２２ａ） 、 （２２ｂ）を通って読
出し増幅器に供給される。
情報がビット線（２２ａ） 、 （２２ｂ）を通って読
出し増幅器に供給される。
−は続出し増幅器の初段増幅回路であって、カレントミ
’ｙ−ｍｌ差動増幅回路となっている。即ち、初段増幅
回路（７）のＮチャンネルの差動入力ＭＯ８ＦＥＴ （
３υ及び国の各ゲートにビット線（２２ａ）及び（２２
ｂ）がそれぞれ接続される。両ＭＯ１３ＦＥＴ０ＩＩ。
’ｙ−ｍｌ差動増幅回路となっている。即ち、初段増幅
回路（７）のＮチャンネルの差動入力ＭＯ８ＦＥＴ （
３υ及び国の各ゲートにビット線（２２ａ）及び（２２
ｂ）がそれぞれ接続される。両ＭＯ１３ＦＥＴ０ＩＩ。
（至）の各ソースは定電流源としての第３のＮチャンネ
ルＭ０８ ＦＥＴ１のドレインに共に接続される。この
ＭＯＳ ＦＥＴＣ３３のソースは接地され、ゲートは電
源端子ＴＰに接続されて導通状態になされる。また、両
ＮチャンネルＭＯ３ＦＥＴＱυ及び（至）の各ドレイン
は能動負荷としての１対のＰチャンネル間０Ｓ ＦＥＴ
（ロ）及び（至）の各ドレインにそれぞれ接続される。
ルＭ０８ ＦＥＴ１のドレインに共に接続される。この
ＭＯＳ ＦＥＴＣ３３のソースは接地され、ゲートは電
源端子ＴＰに接続されて導通状態になされる。また、両
ＮチャンネルＭＯ３ＦＥＴＱυ及び（至）の各ドレイン
は能動負荷としての１対のＰチャンネル間０Ｓ ＦＥＴ
（ロ）及び（至）の各ドレインにそれぞれ接続される。
一方のＰチャンネルＭＯ８ＦＥＴｏ４はそのゲートとド
レインが直結されてダイオード接続とされ、他方のＰチ
ャンネルＭＯ５ＦＥＴ（至）のゲートはＭＯＳ ＦＥＴ
（財）のゲートに接続される。両ＰチャンネルＭＯ８Ｆ
ＥＴＣ３４）、（至）の各ソースが電源端子ＴＰＫ接続
されてカレントミラー回路が構成される。
レインが直結されてダイオード接続とされ、他方のＰチ
ャンネルＭＯ５ＦＥＴ（至）のゲートはＭＯＳ ＦＥＴ
（財）のゲートに接続される。両ＰチャンネルＭＯ８Ｆ
ＥＴＣ３４）、（至）の各ソースが電源端子ＴＰＫ接続
されてカレントミラー回路が構成される。
上述のよ５な差動増幅回路（至）は、入力信号としてメ
モリセルａ〔のＭＯＳ ＦＥＴＱ３及びＩのオン・オフ
状態に応じた両ビット線（２２ｇ）及び（２２ｂ）の電
位が両入力差動ＭＯ８ＦＥＴＣ５υ及び（至）のゲート
に供給される。この入力信号の差信号が増幅されて、Ｍ
ＯＳ ＦＥＴＣｌ及び（至）の接続中点Ａから差動増幅
回路（至）の不平衡出力信号が駆動段反転増幅回路（至
）に供給され、この反転増幅回路（至）の出力信号が出
力段緩衝増幅回路０ηに供給される。出力増幅回路６７
）の出力信号は所要の電圧レベルに達しており、出力端
子（至）から論理回路（図示を省略）に供給される。
モリセルａ〔のＭＯＳ ＦＥＴＱ３及びＩのオン・オフ
状態に応じた両ビット線（２２ｇ）及び（２２ｂ）の電
位が両入力差動ＭＯ８ＦＥＴＣ５υ及び（至）のゲート
に供給される。この入力信号の差信号が増幅されて、Ｍ
ＯＳ ＦＥＴＣｌ及び（至）の接続中点Ａから差動増幅
回路（至）の不平衡出力信号が駆動段反転増幅回路（至
）に供給され、この反転増幅回路（至）の出力信号が出
力段緩衝増幅回路０ηに供給される。出力増幅回路６７
）の出力信号は所要の電圧レベルに達しており、出力端
子（至）から論理回路（図示を省略）に供給される。
〔発明が解決しよ５とする問題点〕
ところで、高速・多出力のメモリのための読出し増幅器
では、出力増幅回路０７）が大きな駆動能力を持つ【い
る。このため、出力端子（至）に大きな容量性負荷が接
続された場合、大振幅の過渡電流が出力増幅回路Ｇηを
通って電源やアースに流れ、高周波領域のノイズが発生
する。このノイズは、電源やアースを通って差動増幅回
路（至）に同相で侵入するＯ 周知のように、差動増幅回路は２つの入力信号の差信号
を増幅するものであって、同相入力電圧は増幅されない
筈である。ところが、第２図に示すような、従来のカレ
ントミラー戴差動増幅回路（至）においては、カレント
ミラー回路の一方のＭＯＳＦＥＴ（ロ）がダイオード接
続されて低インピーダンスであるのに対し、他方のＭＯ
Ｓ ＦＥＴ（へ）は高インピーダンスであって、両入力
差動ＦＥＴ Ｏυ及び鈴の負荷が非対称になっている。
では、出力増幅回路０７）が大きな駆動能力を持つ【い
る。このため、出力端子（至）に大きな容量性負荷が接
続された場合、大振幅の過渡電流が出力増幅回路Ｇηを
通って電源やアースに流れ、高周波領域のノイズが発生
する。このノイズは、電源やアースを通って差動増幅回
路（至）に同相で侵入するＯ 周知のように、差動増幅回路は２つの入力信号の差信号
を増幅するものであって、同相入力電圧は増幅されない
筈である。ところが、第２図に示すような、従来のカレ
ントミラー戴差動増幅回路（至）においては、カレント
ミラー回路の一方のＭＯＳＦＥＴ（ロ）がダイオード接
続されて低インピーダンスであるのに対し、他方のＭＯ
Ｓ ＦＥＴ（へ）は高インピーダンスであって、両入力
差動ＦＥＴ Ｏυ及び鈴の負荷が非対称になっている。
このため、定電流源ＦＥＴ（至）の高域応答特性が充分
でない場合には、上述の同相ノイズ成分が差動増幅回路
（７）内で相殺されずにＭＯＳ ＦＥＴ０７Ｊ、（至）
の接続中点人に現れてしまい、正しい読出し信号が得ら
れないという問題点があった。かかる点に鑑み、本発明
の目的は、同相ノイズ成分を充分除去し得る読出し増幅
器を提供するところにある。
でない場合には、上述の同相ノイズ成分が差動増幅回路
（７）内で相殺されずにＭＯＳ ＦＥＴ０７Ｊ、（至）
の接続中点人に現れてしまい、正しい読出し信号が得ら
れないという問題点があった。かかる点に鑑み、本発明
の目的は、同相ノイズ成分を充分除去し得る読出し増幅
器を提供するところにある。
本発明は、ソースが共通接続されそれぞれのゲートに差
動入力信号が供給されると共に、それぞれのドレインに
対称型能動負荷（４４）、 （４！９が接続された１対
のトランジスタ（４υ、（４２から成る第１の差動増幅
回路−と、この第１の差動増幅回路（４０に縦続接続さ
れたカレントミラー戴の第２０差動増幅回路−とを有す
る続出し増幅器である。 ・〔作用〕 かかる本発明によれば、第１０差動増幅回路（４０が対
称盤（平衡型）に構成され、るので同相ノイズ除去比が
向上する。
動入力信号が供給されると共に、それぞれのドレインに
対称型能動負荷（４４）、 （４！９が接続された１対
のトランジスタ（４υ、（４２から成る第１の差動増幅
回路−と、この第１の差動増幅回路（４０に縦続接続さ
れたカレントミラー戴の第２０差動増幅回路−とを有す
る続出し増幅器である。 ・〔作用〕 かかる本発明によれば、第１０差動増幅回路（４０が対
称盤（平衡型）に構成され、るので同相ノイズ除去比が
向上する。
以下、第１図を参照しながら、本発明による読出し増幅
器の一実施例について説明する。本発明の一実施例の構
成を第１図に示す。この第１図において、前出の第２図
に対応する部分には同一の符号を付して重複説明を省略
する。
器の一実施例について説明する。本発明の一実施例の構
成を第１図に示す。この第１図において、前出の第２図
に対応する部分には同一の符号を付して重複説明を省略
する。
第１図において、（４０は初段増幅回路であって、対称
な能動負荷を持つ差動増幅回路構成となっている。即ち
、初段増幅回路−のＮチャンネルの差動入力ＭＯ８ＦＥ
Ｔ（４１）及びｈａの各ゲートにビット線（２２ａ）及
び（２２ｂ）がそれぞれ接続される。両ＭＯ５ＦＥＴ（
４ｍ）、（６）の各ソースは定電流源としての第３のＮ
チャンネルＭＯ８ＦＥＴＱ３のドレインに共に接続され
、このＭＯＳ ＦＥＴ（４３０ソースは接地される。
な能動負荷を持つ差動増幅回路構成となっている。即ち
、初段増幅回路−のＮチャンネルの差動入力ＭＯ８ＦＥ
Ｔ（４１）及びｈａの各ゲートにビット線（２２ａ）及
び（２２ｂ）がそれぞれ接続される。両ＭＯ５ＦＥＴ（
４ｍ）、（６）の各ソースは定電流源としての第３のＮ
チャンネルＭＯ８ＦＥＴＱ３のドレインに共に接続され
、このＭＯＳ ＦＥＴ（４３０ソースは接地される。
また、両ＮチャンネルＭＯ８ＦＥＴ（４υ及び０４の各
ドレインは対称な能動負荷となる１対のＰチャンネルＭ
Ｏ８ＦＥＴ（４Ｊ及び（へ）の各ドレインにそれぞれ接
続され、両ＭＯ８ＦＥＴ（４４）、（ハ）の各ソースは
電源端子ＴＰに接続される。に）は初段増幅回路−のた
めのバイアス回路であって、１個のＰチャンネルＭＯ８
ＦＥＴ６ｔｌと２個のＮチャンネルＭＯ８ＦＥＴ（財）
。
ドレインは対称な能動負荷となる１対のＰチャンネルＭ
Ｏ８ＦＥＴ（４Ｊ及び（へ）の各ドレインにそれぞれ接
続され、両ＭＯ８ＦＥＴ（４４）、（ハ）の各ソースは
電源端子ＴＰに接続される。に）は初段増幅回路−のた
めのバイアス回路であって、１個のＰチャンネルＭＯ８
ＦＥＴ６ｔｌと２個のＮチャンネルＭＯ８ＦＥＴ（財）
。
θ呻とが電源端子ＴＰとアースとの間に直列に接続され
て構成される。即ち、バイアス回路（ハ）のＰチャンネ
ルＭＯ８ＦＥＴ（４ηのソース及びドレインが電源端子
ＴＰ及びＮチャンネルＭＯ８ＦＥＴ（ハ）のドレインに
それぞれ接続され、 ＭＯＳ ＦＥＴ（４８０ソースと
ＦＥＴ（４１のドレインが互いに接続されると共に、Ｍ
ＯＳ ＦＥＴ（４１のソースが接地される。Ｐチャンネ
ルＭＯ８ＦＥＴ（４ηはそのゲートとドレインが直結さ
れてダイオード接続とされ、このＭＯＳ ＦＥＴ（４７
）とＭＯＳ ＦＥＴ（４５との接続中点Ｂから差動増幅
回路（４（Ｉの１対のＰチャンネルＭＯ８ＦＥＴＧ４３
）及び（４１の各ゲートに共通にバイアス電圧が供給さ
れる。また、この接続中点Ｂから、バイアス回路に）の
ＭＯＳ ＦＥＴα湯と差動増幅回路−の定電流源用ＭＯ
８ＦＥＴＧ４３の各ゲートに共通にバイアス電圧が供給
される。
て構成される。即ち、バイアス回路（ハ）のＰチャンネ
ルＭＯ８ＦＥＴ（４ηのソース及びドレインが電源端子
ＴＰ及びＮチャンネルＭＯ８ＦＥＴ（ハ）のドレインに
それぞれ接続され、 ＭＯＳ ＦＥＴ（４８０ソースと
ＦＥＴ（４１のドレインが互いに接続されると共に、Ｍ
ＯＳ ＦＥＴ（４１のソースが接地される。Ｐチャンネ
ルＭＯ８ＦＥＴ（４ηはそのゲートとドレインが直結さ
れてダイオード接続とされ、このＭＯＳ ＦＥＴ（４７
）とＭＯＳ ＦＥＴ（４５との接続中点Ｂから差動増幅
回路（４（Ｉの１対のＰチャンネルＭＯ８ＦＥＴＧ４３
）及び（４１の各ゲートに共通にバイアス電圧が供給さ
れる。また、この接続中点Ｂから、バイアス回路に）の
ＭＯＳ ＦＥＴα湯と差動増幅回路−の定電流源用ＭＯ
８ＦＥＴＧ４３の各ゲートに共通にバイアス電圧が供給
される。
また、バイアス回路■のＭＯＳ ＦＥＴＧ４１１９のゲ
ートは差動増幅回路θＱのＭＯＳ ＦＥＴ（転）のゲー
トに接続される。そして、各入力差動ＭＯ５ＦＥＴ（４
１）、（６）と各能動負荷ＭＯ８ＦＥＴ（４４）、 （
４！９とのそれぞれの接続中点Ｃ，Ｄから差動増幅回路
−の平衡出力が取出される。６Ｇは駆動段増幅回路であ
って、前出第２図に示される初段増幅回路（至）と同様
の、カレントミラー屋差動増幅回路構成となっているの
で、対応する部分には１の桁の数字を同じ＜Ｌ、１０の
桁の数字を５とする符号を付して、その構成の詳細説明
を省略する。なお、この差動増幅回路（至）では、定電
流源用ＭＯ８ＦＥＴ６３のゲートはカレントミラー回路
のダイオード接続されたＭＯＳ ＦＥＴ−からバイアス
電圧を供給される。駆動段の差動増幅回路６Ｑの差動入
力ＭＯ８ＦＥＴ６ｔｌ及び６７Ｊの各ゲートには、初段
の差動増幅回路０Ｑの接続中点Ｃ及びＤから平衡出力が
供給され、ＭＯＳ ＦＥＴ６Ｂ及び（ト）の接続中点Ｆ
から差動増幅回路−の不平衡出力が出力増幅回路Ｇηに
供給される。この出力増幅回路０ηから所要レベルの出
力が出力端子（至）に導出される。
ートは差動増幅回路θＱのＭＯＳ ＦＥＴ（転）のゲー
トに接続される。そして、各入力差動ＭＯ５ＦＥＴ（４
１）、（６）と各能動負荷ＭＯ８ＦＥＴ（４４）、 （
４！９とのそれぞれの接続中点Ｃ，Ｄから差動増幅回路
−の平衡出力が取出される。６Ｇは駆動段増幅回路であ
って、前出第２図に示される初段増幅回路（至）と同様
の、カレントミラー屋差動増幅回路構成となっているの
で、対応する部分には１の桁の数字を同じ＜Ｌ、１０の
桁の数字を５とする符号を付して、その構成の詳細説明
を省略する。なお、この差動増幅回路（至）では、定電
流源用ＭＯ８ＦＥＴ６３のゲートはカレントミラー回路
のダイオード接続されたＭＯＳ ＦＥＴ−からバイアス
電圧を供給される。駆動段の差動増幅回路６Ｑの差動入
力ＭＯ８ＦＥＴ６ｔｌ及び６７Ｊの各ゲートには、初段
の差動増幅回路０Ｑの接続中点Ｃ及びＤから平衡出力が
供給され、ＭＯＳ ＦＥＴ６Ｂ及び（ト）の接続中点Ｆ
から差動増幅回路−の不平衡出力が出力増幅回路Ｇηに
供給される。この出力増幅回路０ηから所要レベルの出
力が出力端子（至）に導出される。
本実施例の動作は次のとおりである。差動増幅回路（４
Ｇの能動負荷ＭＯ３ＦＥＴ（４４）、 Ｕとバイアス回
路（４１１９のダイオード接続されたＭＯＳ ＦＥＴ（
４ηとはそれぞれ同一の面積を有するように形成されて
いるので、両ＭＯ８ＦＥＴ（財）及び（ハ）の各ドレイ
ン電流Ｉ４４及びＩ４８はＭＯＳ ＦＥＴ（４７）のド
レイン電流Ｉ４７とそれぞれ等しくなる。また、バイア
ス回路顛のＭＯＳ ＦＥＴ（ハ）には各入力差動ＦＥＴ
＠υ、（６）と等しいドレイン電流が流れるため、両
入力差動ＭＯ８ＦＥＴ（４１）、 （４７Ｊ及びバイア
ス用ＭＯ８ＦＥＴ（財）における直流電圧降下はそれぞ
れ等しくなる。
Ｇの能動負荷ＭＯ３ＦＥＴ（４４）、 Ｕとバイアス回
路（４１１９のダイオード接続されたＭＯＳ ＦＥＴ（
４ηとはそれぞれ同一の面積を有するように形成されて
いるので、両ＭＯ８ＦＥＴ（財）及び（ハ）の各ドレイ
ン電流Ｉ４４及びＩ４８はＭＯＳ ＦＥＴ（４７）のド
レイン電流Ｉ４７とそれぞれ等しくなる。また、バイア
ス回路顛のＭＯＳ ＦＥＴ（ハ）には各入力差動ＦＥＴ
＠υ、（６）と等しいドレイン電流が流れるため、両
入力差動ＭＯ８ＦＥＴ（４１）、 （４７Ｊ及びバイア
ス用ＭＯ８ＦＥＴ（財）における直流電圧降下はそれぞ
れ等しくなる。
従って、初段差動増幅回路（４Ｇの能動負荷ＭＯ８ＦＥ
Ｔ （４４及び■における直流電圧降下もまた等しくな
り、両畦動負荷ＭＯ８ＦＥＴ（４４）及び四は充分対称
となる。
Ｔ （４４及び■における直流電圧降下もまた等しくな
り、両畦動負荷ＭＯ８ＦＥＴ（４４）及び四は充分対称
となる。
また、初段差動増幅回路−の両接続中点Ｃ及びＤは駆動
段差動増幅回路−の入力差動ＭＯ８ＦＥＴ６υ及び競の
各ゲートにそれぞれ接続されるので、初段差動増幅回路
（４１はその入力回路から出力回路まで充分対称（平衡
）に構成されている。
段差動増幅回路−の入力差動ＭＯ８ＦＥＴ６υ及び競の
各ゲートにそれぞれ接続されるので、初段差動増幅回路
（４１はその入力回路から出力回路まで充分対称（平衡
）に構成されている。
従って、本実施例においては、前述のような理由で電源
、アースから同相ノイズ成分が侵入しても、この同相ノ
イズ成分は初段差動増幅回路Ｇｌ□内で充分除去されて
しまい、駆動段差動増幅回路競に伝達されることがない
。
、アースから同相ノイズ成分が侵入しても、この同相ノ
イズ成分は初段差動増幅回路Ｇｌ□内で充分除去されて
しまい、駆動段差動増幅回路競に伝達されることがない
。
また、本実施例においては、駆動段増幅回路６Ｇを差動
増幅回路で構成して、その入力差動ＭＯ８ＦＥＴ ５υ
、６２の同相入力直流電圧を広範囲に動かすことができ
るので、初段差動増幅回路００の１対の接続中点（出力
端子）Ｃ，Ｄと接続する場合、段間の直流レベル差を考
慮する必要がない。
増幅回路で構成して、その入力差動ＭＯ８ＦＥＴ ５υ
、６２の同相入力直流電圧を広範囲に動かすことができ
るので、初段差動増幅回路００の１対の接続中点（出力
端子）Ｃ，Ｄと接続する場合、段間の直流レベル差を考
慮する必要がない。
以上詳述のように、本発明によれば、初段差動増幅回路
を対称（平衡）盤に構成すると共に、駆動段を差動増幅
回路で構成したので、同相ノイズ成分を充分除去するこ
とができると共に、段間の直流レベル差を考慮する必要
のない胱出し増幅器を得ることができる。
を対称（平衡）盤に構成すると共に、駆動段を差動増幅
回路で構成したので、同相ノイズ成分を充分除去するこ
とができると共に、段間の直流レベル差を考慮する必要
のない胱出し増幅器を得ることができる。
第１図は本発明による続出し増幅器の一実施例を示す結
線図、第２図は従来の読出し増幅器の構成例を示す結線
図である。 ａ〔はメモリセル、（４１は対称型差動増幅回路、０４
゜（ハ）は能動負荷、（４ｅはバイアス回路、■はカレ
ントミラー型差動増幅回路である。
線図、第２図は従来の読出し増幅器の構成例を示す結線
図である。 ａ〔はメモリセル、（４１は対称型差動増幅回路、０４
゜（ハ）は能動負荷、（４ｅはバイアス回路、■はカレ
ントミラー型差動増幅回路である。
Claims (1)
- 【特許請求の範囲】 ソースが共通接続されそれぞれのゲートに差動入力信
号が供給されると共に、それぞれのドレインに対称型能
動負荷が接続された１対のトランジスタから成る第１の
差動増幅回路と、 該第１の差動増幅回路に縦続接続されたカレントミラー
型の第２の差動増幅回路とを有することを特徴とする読
出し増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065876A JPS61224192A (ja) | 1985-03-29 | 1985-03-29 | 読出し増幅器 |
| EP86104290A EP0196110B1 (en) | 1985-03-29 | 1986-03-27 | Sensing amplifier for random access memory |
| DE8686104290T DE3683177D1 (de) | 1985-03-29 | 1986-03-27 | Detektorverstaerker fuer direktzugriffspeicher. |
| US06/845,649 US4724344A (en) | 1985-03-29 | 1986-03-28 | Sensing amplifier including symmetrical and asymmetrical load circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065876A JPS61224192A (ja) | 1985-03-29 | 1985-03-29 | 読出し増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224192A true JPS61224192A (ja) | 1986-10-04 |
Family
ID=13299616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065876A Pending JPS61224192A (ja) | 1985-03-29 | 1985-03-29 | 読出し増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4724344A (ja) |
| EP (1) | EP0196110B1 (ja) |
| JP (1) | JPS61224192A (ja) |
| DE (1) | DE3683177D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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