JPH02109407A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は増幅回路に関し、特に単一電源方式で増幅回
路を構成する場合において、その電源電圧範囲で出力振
幅を有効に拡大するためのバイアス回路の改良に関する
ものである。

〔従来の技術〕

第３図は従来の方式による単一電源の増幅回路を構成す
る回路例である。図において、１０は一般的な増幅器Ａ
Ｉ−，例えば演算増幅器（以下オペアンプと略す）など
で、これは単一電源で動作される。１．２は電源電圧Ｖ
ＣＣと接地ＧＮＤ間を分圧してバイアス電圧を作る分割
用抵抗Ｒ１，Ｒ２，８はその電圧をバッファするエミッ
タフォロア用のＮＰＮ　）ランジスタＱ２．９はエミッ
タフォロアトランジスタ８のエミッタに接続された定電
流源、１４は電源電圧（Ｖｃｅ）ｉ子、１５は接地（Ｇ
ＮＤ）端子、１６は入力端子、１７は出力端子である。

第３図の回路について説明すると、抵抗Ｒ＋１゜Ｒｚ２
で電源電圧■。、を２分割し、その接続点をＶｃｃ／２
とする。つまりＲ，−Ｒ，に選ぶ。そしてその電位をＮ
ＰＮトランジスタＱｌ　８によりエミッタフォロアバッ
ファし、このエミッタ出力電位をｖＩ、としてオペアン
プ１０の（＋）入力端子へ抵抗Ｒｓ３を介してバイアス
電圧として与える。

このエミッタフォロアトランジスタ８は抵抗Ｒ８３側か
ら見たｖ０端子の交流インピーダンスを下げる目的のた
めに入れられたもので、一般的によく知られているトラ
ンジスタのバンファ効果で、７０点は接地に近い低イン
ピーダンスに（交流的に）下げられた状態でかつＤＣバ
イアスを与えている。ここで、このＶＤの電圧（接地か
らみた電位）を式で表すと、 となる、但し、ＶＩＥは、トランジスタＱ、８がバイア
スされているために下がる電位で、一般的にシリコント
ランジスタでは０．６■とされている。

従って、Ｒ，−Ｒ，とすると、 ■ゎ−ｖｃｅ／２−０．６　　　　（Ｖ）となり、Ｒ，
−Ｒ，でＶｃｃ／２を作っても、それより約０．６Ｖ低
い電圧がバイアス電圧ＶＤとして与えられることとなり
、オペアンプＡｌｌ０はこの電圧を中心に、交流的に上
下へ振幅し、出力端子１７に出力されることになる。

〔発明が解決しようとする課題） 従来の増幅回路は以上のように構成されているので、電
源電圧ＶＣＣが充分高い場合、例えば＋２ＯＶの場合は
、 ｖＩ、＝２０／２−０．６＝９．４　　　（ｖ）となり
、この電位による信号出力振幅の上下のアンバランスは
あまり大きな差にならないが、■。。

が低い、例えば＋５ｖの場合は、 ｖＤ−５／２−０．６＝１．９　　　　（ｖ）となり、
バイアスが下に下がりすぎているため信号出力振幅が下
側は小さな振幅で波形クリップしてしまう。一方、上側
は下側より振幅が大きくなるので、上下の振幅のバラン
スが悪くなり、ダイナミックレンジが大きくとれず、ま
た、電源電圧が変化した際、特に電源電圧が低くなった
時には出力振幅がを効に得られないという欠点があった
。

第４図（ａ）、　（ｂｌはこのような状態を説明するた
めの図であり、第４図（ａ）は電Ｂ１ｉ圧Ｖｃｃが高い
場合の出力信号波形を示す図、第４図（ｂｌは電源電圧
ＶＣＣが低い場合の出力信号波形を示す図である。上述
のように電源電圧が低くなった場合（第４図（ｂ））に
は特に、下側の波形振幅が十分にとれなくなり、出力波
形の上下のバランスが顕著に悪くなっていることがよく
わかる。

この発明は、上記のような問題点を解消するためになさ
れたもので、電源電圧が変化しても、常にオペアンプに
ばＶｃｃ／２電圧がバイアスとして与えられ、出力電圧
振幅を上下バランスよく効率的に取り出すことができる
増幅回路を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る増幅回路は、直列に接続された第１、及
び第２の抵抗を用いて電源と接地間の電源電圧を２分割
し、エミッタフォロア用トランジスタのベースにその分
割電位点を接続し、トランジスタのエミッタより出力さ
れる直流電圧を、増幅器の直流バイアス電位として使用
する増幅回路において、上記第１または第２の抵抗と電
源端子または接地端子との間に直列に２個のダイオード
を接続するようにしたものである。

〔作用〕

この発明においては上述のように２個のダイオードを抵
抗分割回路に直列に挿入するようにしたので、電源電圧
が変化した場合においてもエミッタフォロアトランジス
タのＶ０分のレベルシフト量を常にキャンセルしてＶｃ
ｃ／２のバイアス電圧を増幅器のｐｃバイアスとして与
えることができる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による増幅回路を示す図であ
り、図において、第３図と同一符号は同一部分を示し、
ダイオードＤＩ　　ｉｌ、ｐｇ　１．２が本発明により
改良された部分であり、これにより定電流源９にバイア
スされているトランジスタ０１８のベースには抵抗Ｒ１
１，Ｒ，２と２個の順方向に接続されたダイオード１１
．１２の直列回路で分割された直流電圧が与えられるこ
ととなる。

また、オペアンプＡ、１０の（＋）入力側にはバイアス
電圧Ｖ０による直流バイアス電圧が抵抗Ｒ３３を介して
与えられ、この電位を中心にコンデンサＣ１１３を介し
て入力端子１Ｇから入力される交流入力信号電圧Ｖ１を
受け、これを増幅して出力端子１７に交流出力電圧Ｖ。

を出力する。

オペアンプ１０の電圧利得ＡＵは、 ＡＵ−（Ｒ４＋Ｒ５）　／Ｒｓ　　（倍）で与えられる
ことは一般的によく知られていることであり、また、コ
ンデンサＣｔ６は直流利得をカットし、交流でのみ増幅
度を決定するためのコンデンサで、単一電源で動作させ
るために、■。

で与えられた直流バイアスと交流的な信号動作とを分離
するためのコンデンサである。

次に、第１図の動作において、そのＶＤ電圧について解
析すると、 ココア、Ｒ＋　　−Ｒｔ　、ＶＩＥ＝ＶＰ　とすると、
Ｖ　ｏ　＝　Ｖ　ｃｃ／　２ となり、ｖＩ）点は■。、の変化に関係なく常に■。

／２の電位に保たれることになる。この状態を図示した
のが第２図あり、第２図ｆａ）は電源電圧ＶＣ（が高い
場合、第２図（ｂ）は電源電圧■。、が低い場合の出力
信号波形を示しており、ＶＣＣが高い場合も低い場合も
常に波形の上下バランスが保持できるＶｃｅ／２ポイン
トを中心として出力信号波形が動作していることがよく
わかる。

以上のように本実施例においては、例えば集積回路など
でこのような回路を採用した場合、−１−５Ｖでもある
いは＋２０Ｖでも電源電圧の変化に関係な（常にＶｃｅ
／２を圧を中心に発生するエミッタフォロア回路の出力
電圧が得られるため、それぞれの電圧条件において最良
最大の電圧振幅（ダイナミックレンジ）を得ることがで
きる。

なお、上記実施例ではエミッタフォロア用トランジスタ
８にはＮＰＮ　トランジスタを用いて説明したが、これ
はＰＮＰ　トランジスタを用いてもよく、この場合にお
いても上記実施例と同様の効果が得られることは言うま
でもない。但し、この場合はダイオード２個の接続は電
源ＶＣＣ側となる。

また、ダイオードの役割はエミッタフォロアの■ルベル
シフト分をキャンセルする目的で入れるが、一般にＶ＋
＋ｔｌコ分であるなら、抵抗分割側も１コのダイオード
を入れることを考える場合が多いが、本発明では２コ使
用することが特徴となっている。

〔発明の効果〕

以上のように本発明によれば、抵抗分割回路を構成する
２個の抵抗と電源または接地端子との間に同様のｊ順電
圧を発生する２コのダイオードを順方向に直列に挿入す
るようにしたので、電源電圧が変化した場合においても
エミッタフォロアトランジスタのＶ□分のレベルシフト
量をキャンセルすることができ、常にＶｃｅ／２のバイ
アス電圧を増幅器のＤＣバイアスとして与えることがで
きる。

従って、その振幅が上下でバランスがよいオペアンプの
出力電圧を効率的に得ることができ、電源電圧変化に影
響せずに出力電圧振幅が有効に活用できる増幅回路を構
成できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による増幅回路を示す図、第
２図（ａ）、　（ｂｌは第１図の増幅回路の動作状態を
波形で示した図、第３図は従来の増幅回路を示す図、第
４図は第２図と同様に従来の増幅回路の動作状態を波形
で示した図である。 図において、１，２．３，４．５は抵抗、６．７．１３
はコンデンサ、８はＮＰＮ　トランジスタ、９は定電流
源、１０は増幅器、１１．１２はダイオード、１４は電
源端子、１５は接地端子、１６は入力端子、１７は出力
端子である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １）電源と接地間の電源電圧を２分割する直列に接続さ
   れた第１、及び第２の抵抗と、 その分割電位がベースに入力されるエミッタフォロア用
   に設けたトランジスタと、 該トランジスタのエミッタより出力される直流電圧を、
   その直流バイアス電位とした増幅器とを備えた増幅回路
   において、 上記第１または第２の抵抗と電源または接地端子との間
   に直列に接続された２コのダイオードを備えたことを特
   徴とする増幅回路。