JPH02109418A - 計時回路 - Google Patents
計時回路Info
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- JPH02109418A JPH02109418A JP26315088A JP26315088A JPH02109418A JP H02109418 A JPH02109418 A JP H02109418A JP 26315088 A JP26315088 A JP 26315088A JP 26315088 A JP26315088 A JP 26315088A JP H02109418 A JPH02109418 A JP H02109418A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は所定の時間を計時し、計時完了信号を出力す
る計時回路に関する。
る計時回路に関する。
（従来の技術）
例えば、ＶＴＲ（ビデオ瞳テープ中レコーダ）では、記
録テープの走行速度の基準値としてクロックパルスをカ
ウントする計時回路が利用されている。第３図はこのよ
うな用途に使用される従来の計時回路の構成を示す回路
図である。図において、縦続接続された４個のフリップ
フロップ５１〜５４はクロックパルスＣＰをカウントす
る４ビツトのカウンタ回路５５を構成している。上記カ
ウンタ回路５４の各ビット出力はそれぞれ２個の排他的
ＮＯＲ回路５６と５７．５８と５９．６ｏと６１及び８
２と６３ニ供給される。また、６４はそれぞれ４ビツト
の２進データＡ１〜Ａ４、Ｂ１〜Ｂ４を記憶しているＲ
ＯＭである。このＲＯＭの一方の４ビツトデータＡ１〜
Ａ４のそれぞれは上記４個の各排他的ＮＯＲ回路５８．
５８．８０． ［１２ニ供給される。また、上記ＲＯＭ
の他方の４ビツトデータＢ１〜Ｂ４のそれぞれは上記４
個の各排他的ＮＯＲ回路５７．５９゜６１、Ｂ３に供給
される。上記各４個の排他的ＮＯＲ回路５８．５ｇ、
６０．６２及び５７．５９．８１．６３の出力は２個の
ＡＮＤ回路８５．８６にそれぞれ並列に供給される。
録テープの走行速度の基準値としてクロックパルスをカ
ウントする計時回路が利用されている。第３図はこのよ
うな用途に使用される従来の計時回路の構成を示す回路
図である。図において、縦続接続された４個のフリップ
フロップ５１〜５４はクロックパルスＣＰをカウントす
る４ビツトのカウンタ回路５５を構成している。上記カ
ウンタ回路５４の各ビット出力はそれぞれ２個の排他的
ＮＯＲ回路５６と５７．５８と５９．６ｏと６１及び８
２と６３ニ供給される。また、６４はそれぞれ４ビツト
の２進データＡ１〜Ａ４、Ｂ１〜Ｂ４を記憶しているＲ
ＯＭである。このＲＯＭの一方の４ビツトデータＡ１〜
Ａ４のそれぞれは上記４個の各排他的ＮＯＲ回路５８．
５８．８０． ［１２ニ供給される。また、上記ＲＯＭ
の他方の４ビツトデータＢ１〜Ｂ４のそれぞれは上記４
個の各排他的ＮＯＲ回路５７．５９゜６１、Ｂ３に供給
される。上記各４個の排他的ＮＯＲ回路５８．５ｇ、
６０．６２及び５７．５９．８１．６３の出力は２個の
ＡＮＤ回路８５．８６にそれぞれ並列に供給される。
上記従来回路において、ＲＯＭ６４には一方の４ビツト
データＡ１〜Ａ４として例えばＡ１−“１″レベル、Ａ
２■“Ｏ”レベル、Ａ３−“１２ レベル、Ａ２−“０
＃レベルが、他方の４ビツトデータＢ１〜Ｂ４として例
えばＢｌ−”０°レベル、Ｂ２−“１″レベル、Ｂ３−
“０“レベル、Ｂ２−“１゛レベルがそれぞれ記憶され
ているとする。
データＡ１〜Ａ４として例えばＡ１−“１″レベル、Ａ
２■“Ｏ”レベル、Ａ３−“１２ レベル、Ａ２−“０
＃レベルが、他方の４ビツトデータＢ１〜Ｂ４として例
えばＢｌ−”０°レベル、Ｂ２−“１″レベル、Ｂ３−
“０“レベル、Ｂ２−“１゛レベルがそれぞれ記憶され
ているとする。
そして、計時はカウンタ回路５５にリセット信号ＲＳを
供給して各フリップフロップを初期化した後、クロック
パルスＣＰを供給することにより行われる。すなわち、
カウンタ回路５５がクロックパルスを５回カウントする
と、Ｑｌが″１″レベル、Ｑ２が“Ｏｎレベル、Ｑ３７
）＜’１”Ｌ、ベル、Ｑ４が“０°レベルとなり、予め
ＲＯＭ６４に記憶されている一方のデータＡ１〜Ａ４と
一致する。このとき、４個の排他的ＮＯＲ回路５８．５
８．６０．８２の出力が全て′１２レベルとなり、ＡＮ
Ｄ回路６５の出力Ｃ１も″１ルベルとなって一方のデー
タＡ１〜Ａ４に対応した計時が完了する。すなわち、出
力信号Ｃ１が“１″レベルになった時点でクロックパル
スＣＰの周期の５倍の時間の計時が完了したことになる
。さらに計時が進み、カウンタ回路５５がクロックパル
スを１０回カウントすると、出力Ｑ１が“０”レベル、
Ｑ２が１”レベル、Ｑ３が“０″レベル、Ｑ４が“１″
レベルとなり、予めＲＯＭ６４に記憶されている他方の
データ８１〜Ｂ４と一致する。このとき、４個の排他的
ＮＯＲ回路５７．５９．６１．８３の出力が全て“１″
レベルとなり、ＡＮＤ回路６６の出力Ｃ２も′１ルベル
となって他方のデータＢ１〜Ｂ４に対応した計時が完了
する。すなわち、出力信号Ｃ２が“１ルベルになった時
点でクロックパルスＣＰの周期の１０倍の時間の計時が
完了したことになる。
供給して各フリップフロップを初期化した後、クロック
パルスＣＰを供給することにより行われる。すなわち、
カウンタ回路５５がクロックパルスを５回カウントする
と、Ｑｌが″１″レベル、Ｑ２が“Ｏｎレベル、Ｑ３７
）＜’１”Ｌ、ベル、Ｑ４が“０°レベルとなり、予め
ＲＯＭ６４に記憶されている一方のデータＡ１〜Ａ４と
一致する。このとき、４個の排他的ＮＯＲ回路５８．５
８．６０．８２の出力が全て′１２レベルとなり、ＡＮ
Ｄ回路６５の出力Ｃ１も″１ルベルとなって一方のデー
タＡ１〜Ａ４に対応した計時が完了する。すなわち、出
力信号Ｃ１が“１″レベルになった時点でクロックパル
スＣＰの周期の５倍の時間の計時が完了したことになる
。さらに計時が進み、カウンタ回路５５がクロックパル
スを１０回カウントすると、出力Ｑ１が“０”レベル、
Ｑ２が１”レベル、Ｑ３が“０″レベル、Ｑ４が“１″
レベルとなり、予めＲＯＭ６４に記憶されている他方の
データ８１〜Ｂ４と一致する。このとき、４個の排他的
ＮＯＲ回路５７．５９．６１．８３の出力が全て“１″
レベルとなり、ＡＮＤ回路６６の出力Ｃ２も′１ルベル
となって他方のデータＢ１〜Ｂ４に対応した計時が完了
する。すなわち、出力信号Ｃ２が“１ルベルになった時
点でクロックパルスＣＰの周期の１０倍の時間の計時が
完了したことになる。
（発明が解決しようとする課題）
このように従来では、カウンタ回路の出力とＲＯＭの記
憶データを排他的ＮＯＲ回路で比較することによって所
定時間の計時を行なうようにしているので、（カウンタ
回路のビット数）×（計時時間の種類）の数だけ排他的
ＮＯＲ回路が必要となる。このため従来では、カウンタ
回路のビット数が多く、かつ計時すべき時間の種類が多
い場合には排他的ＮＯＲ回路の数が極めて多くなり、集
積回路化する際のチップ面積が増大するという゛問題が
ある。
憶データを排他的ＮＯＲ回路で比較することによって所
定時間の計時を行なうようにしているので、（カウンタ
回路のビット数）×（計時時間の種類）の数だけ排他的
ＮＯＲ回路が必要となる。このため従来では、カウンタ
回路のビット数が多く、かつ計時すべき時間の種類が多
い場合には排他的ＮＯＲ回路の数が極めて多くなり、集
積回路化する際のチップ面積が増大するという゛問題が
ある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、計時すべき時間の種類が多い場合で
も集積回路化する際のチップ面積の増大を防止すること
ができる計時回路を提供することにある。
あり、その目的は、計時すべき時間の種類が多い場合で
も集積回路化する際のチップ面積の増大を防止すること
ができる計時回路を提供することにある。
［発明の構成］
（課題を解決するための手段とその作用）この発明の計
時回路は、任意のビット数からなりクロックパルスを計
数するカウンタ回路と、直列接続された複数個のメモリ
セルトランジスタからなり計時すべき時間に対応して所
定位置にデータが予め書き込まれ、上記カウンタ回路の
出力がアドレスとして供給されるプリチャージ型ＮＡＮ
Ｄ−ＲＯＭ回路とを具備し、上記ＲＯＭ回路の読み出し
データを計時完了信号として取り出すように構成したこ
とを特徴する。
時回路は、任意のビット数からなりクロックパルスを計
数するカウンタ回路と、直列接続された複数個のメモリ
セルトランジスタからなり計時すべき時間に対応して所
定位置にデータが予め書き込まれ、上記カウンタ回路の
出力がアドレスとして供給されるプリチャージ型ＮＡＮ
Ｄ−ＲＯＭ回路とを具備し、上記ＲＯＭ回路の読み出し
データを計時完了信号として取り出すように構成したこ
とを特徴する。
この発明によれば、カウンタ回路の出力が計時時間に対
応した状態になると、ＲＯＭ回路の論理が成立してその
出力か反転し、計時が完了する。
応した状態になると、ＲＯＭ回路の論理が成立してその
出力か反転し、計時が完了する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る計時回路を２ＦＩｉ類の時間計
時を行なうものに実施した場合の構成を示す回路図であ
る。図において、縦続接続された４個のフリップフロッ
プ１１〜１４はクロックパルスＣＰをカウントする４ビ
ツトのカウンタ回路１５を構成している。このカウンタ
回路１５内の４個のフリップフロップ１１〜１４の内部
状態はリセット信号Ｒ５によって初期化されるようにな
っている。上記カウンタ回路１５の４ビツトの出力Ｑ１
〜Ｑ４はプリチャージ型ＮＡＮＤ−ＲＯＭ回路２０にア
ドレスとして供給される。
時を行なうものに実施した場合の構成を示す回路図であ
る。図において、縦続接続された４個のフリップフロッ
プ１１〜１４はクロックパルスＣＰをカウントする４ビ
ツトのカウンタ回路１５を構成している。このカウンタ
回路１５内の４個のフリップフロップ１１〜１４の内部
状態はリセット信号Ｒ５によって初期化されるようにな
っている。上記カウンタ回路１５の４ビツトの出力Ｑ１
〜Ｑ４はプリチャージ型ＮＡＮＤ−ＲＯＭ回路２０にア
ドレスとして供給される。
ＲＯＭ回路２０には、ソース・ドレイン間が直列接続さ
れたそれぞれ４個のメモリセル用のＮチャネルＭＯ５）
ランジスタ２１〜２４及び３１〜３４が設けられている
。これら各４個のトランジスタ２１〜２４．３１〜３４
はデータの書き込み時、計時を行なう時間に対応して所
定位置のものが選択的にデプレッション型に設定され、
残りはエンハンスメント型に設定される。例えば計時を
行なう２種類の時間の一方がクロックパルスＣＰの周期
の５倍の時間である場合には一方の４個のトランジスタ
２１〜２４のうち、元々エンハンスメント型のものであ
るトランジスタ２２と２４のチャネル領域に選択的にチ
ャネルインプラが行われ、両トランジスタ２２．２４が
選択的にデプレッション型に設定される。また、計時時
間の他方がクロックパルスＣＰの周期の１０倍の時間で
ある場合には他方の４個のトランジスタ３１〜３４のう
ち、元々エンハンスメント型のものであるトランジスタ
３１と３３のチャネル領域に選択的にチャネルインプラ
が行われ、両トランジスタ３１、３３が選択的にデプレ
ッション型に設定される。
れたそれぞれ４個のメモリセル用のＮチャネルＭＯ５）
ランジスタ２１〜２４及び３１〜３４が設けられている
。これら各４個のトランジスタ２１〜２４．３１〜３４
はデータの書き込み時、計時を行なう時間に対応して所
定位置のものが選択的にデプレッション型に設定され、
残りはエンハンスメント型に設定される。例えば計時を
行なう２種類の時間の一方がクロックパルスＣＰの周期
の５倍の時間である場合には一方の４個のトランジスタ
２１〜２４のうち、元々エンハンスメント型のものであ
るトランジスタ２２と２４のチャネル領域に選択的にチ
ャネルインプラが行われ、両トランジスタ２２．２４が
選択的にデプレッション型に設定される。また、計時時
間の他方がクロックパルスＣＰの周期の１０倍の時間で
ある場合には他方の４個のトランジスタ３１〜３４のう
ち、元々エンハンスメント型のものであるトランジスタ
３１と３３のチャネル領域に選択的にチャネルインプラ
が行われ、両トランジスタ３１、３３が選択的にデプレ
ッション型に設定される。
上記各４個のトランジスタ２１〜２４．３１〜３４のゲ
ートには上記カウンタ回路Ｉ５からの４ビツトの出力Ｑ
１〜Ｑ４が供給される。上記直列接続された４個のトラ
ンジスタ２１〜２４及び３１〜３４の各一端は接地電圧
ＧＮＤに接続されており、各他端はデータ読み出し制御
用のＮチャネルＭＯＳトランジスタ２５．３５の各一端
に接続されている。上記データ読み出し制御用のトラン
ジスタ２５．３５の他端はプリチャージ用のＰチャネル
ＭｏＳトランジスタ２６．３６それぞれを介して電源電
圧ＶＤＤに接続されている。また、上記データ読み出し
制御用のトランジスタ２５．３５及びプリチャージ用の
トランジスタ２６．３６の各ゲートにはリード信号ＲＤ
が供給される。上記トランジスタ２５と２６の直列接続
点２７の信号Ｄ１はインバータ２８に供給される。さら
にこのインバータ２８の出力Ｅ１はセット・リセット型
のフリップフロップ２９にセット信号として供給される
。同様に、上記トランジスタ３５と３ｆｉの直列接続点
３７の信号Ｄ２はインバータ３８に供給され、このイン
バータ３８の出力Ｅ２はセット・リセット型のフリップ
フロップ３９にセット信号として供給される。上記両フ
リップフロップ２９．３９にはリセット信号として上記
信号ＲＳが供給される。また、上記リセット信号Ｒ８，
リード信号ＲＤ及びクロックパルスＣＰはタイミング回
路１６からそれぞれ出力される。
ートには上記カウンタ回路Ｉ５からの４ビツトの出力Ｑ
１〜Ｑ４が供給される。上記直列接続された４個のトラ
ンジスタ２１〜２４及び３１〜３４の各一端は接地電圧
ＧＮＤに接続されており、各他端はデータ読み出し制御
用のＮチャネルＭＯＳトランジスタ２５．３５の各一端
に接続されている。上記データ読み出し制御用のトラン
ジスタ２５．３５の他端はプリチャージ用のＰチャネル
ＭｏＳトランジスタ２６．３６それぞれを介して電源電
圧ＶＤＤに接続されている。また、上記データ読み出し
制御用のトランジスタ２５．３５及びプリチャージ用の
トランジスタ２６．３６の各ゲートにはリード信号ＲＤ
が供給される。上記トランジスタ２５と２６の直列接続
点２７の信号Ｄ１はインバータ２８に供給される。さら
にこのインバータ２８の出力Ｅ１はセット・リセット型
のフリップフロップ２９にセット信号として供給される
。同様に、上記トランジスタ３５と３ｆｉの直列接続点
３７の信号Ｄ２はインバータ３８に供給され、このイン
バータ３８の出力Ｅ２はセット・リセット型のフリップ
フロップ３９にセット信号として供給される。上記両フ
リップフロップ２９．３９にはリセット信号として上記
信号ＲＳが供給される。また、上記リセット信号Ｒ８，
リード信号ＲＤ及びクロックパルスＣＰはタイミング回
路１６からそれぞれ出力される。
次に上記のように構成された回路の動作を第２図のタイ
ミングチャートを併用して説明する。まず始めに、タイ
ミング回路１６からのリセット信号Ｒ５が“０２レベル
に低下する。これによりカウンタ回路１５内の各フリッ
プフロップ１１〜１４が初期化され、４ビツトの出力Ｑ
１〜Ｑ４が“０＃レベルに設定される。また、リセット
信号Ｒ８が“０″レベルに低下することにより、フリッ
プフロップ２９．３９がリセットされ、両出力Ｃ１、Ｃ
２が共に“０２ レベルに設定される。次にタイミング
回路１６からクロックパルスＣＰとリード信号ＲＤが順
次出力され、クロックパルスＣＰがカウンタ回路１５で
カウントされる。なお、このクロックパルスＣＰとリー
ド信号ＲＤとの関係は、リード信号ＲＤの“１″レベル
期間がクロックパルスＣＰの“１“レベル期間に入って
いるものであればどのような関係になっていてもよい。
ミングチャートを併用して説明する。まず始めに、タイ
ミング回路１６からのリセット信号Ｒ５が“０２レベル
に低下する。これによりカウンタ回路１５内の各フリッ
プフロップ１１〜１４が初期化され、４ビツトの出力Ｑ
１〜Ｑ４が“０＃レベルに設定される。また、リセット
信号Ｒ８が“０″レベルに低下することにより、フリッ
プフロップ２９．３９がリセットされ、両出力Ｃ１、Ｃ
２が共に“０２ レベルに設定される。次にタイミング
回路１６からクロックパルスＣＰとリード信号ＲＤが順
次出力され、クロックパルスＣＰがカウンタ回路１５で
カウントされる。なお、このクロックパルスＣＰとリー
ド信号ＲＤとの関係は、リード信号ＲＤの“１″レベル
期間がクロックパルスＣＰの“１“レベル期間に入って
いるものであればどのような関係になっていてもよい。
他方、リード信号ＲＤが“０“レベルの期間テはＲＯＭ
回路２０内のプリチャージ用のトランジスタ２Ｂ、 ３
６がオンし、各接続点２７．３７は電源電圧ＶＤＤによ
って′１ルベルにプリチャージされ、リード信号ＲＤが
“１″レベルの期間ではＲＯＭ回路２０内のデータ読み
出し制御用のトランジスタ２５．３５がオンし、各接続
点２７．３７の電位がメモリセル用のトランジスタ２１
〜２４及び３１〜３４の記憶データに応じて設定される
。
回路２０内のプリチャージ用のトランジスタ２Ｂ、 ３
６がオンし、各接続点２７．３７は電源電圧ＶＤＤによ
って′１ルベルにプリチャージされ、リード信号ＲＤが
“１″レベルの期間ではＲＯＭ回路２０内のデータ読み
出し制御用のトランジスタ２５．３５がオンし、各接続
点２７．３７の電位がメモリセル用のトランジスタ２１
〜２４及び３１〜３４の記憶データに応じて設定される
。
そして、カウンタ回路１５がクロックパルスを５回カウ
ントすると、ビット出力Ｑ１が“１″レベル、ビット出
力Ｑ２が“０ルベル、ビット出力Ｑ３が″１″レベル、
ビット出力Ｑ４が“０２レベルとなる。これら４ビツト
の出力がＲＯＭ回路２０に供給されることにより、直列
接続された４個のトランジスタ２１〜２４のうちエンハ
ンスメント型のトランジスタ２１と２３が始めて共にオ
ン状態になる。これにより、リード信号ＲＤの“０＃
レベル期間に″１ルベルにプリチャージされた接続点２
５の信号Ｄ１は、トランジスタ２５のオン期間に″Ｏ°
レベルに低下する。また、この信号を受けるインバータ
２８の出力Ｅ１は“１″レベルとなる。
ントすると、ビット出力Ｑ１が“１″レベル、ビット出
力Ｑ２が“０ルベル、ビット出力Ｑ３が″１″レベル、
ビット出力Ｑ４が“０２レベルとなる。これら４ビツト
の出力がＲＯＭ回路２０に供給されることにより、直列
接続された４個のトランジスタ２１〜２４のうちエンハ
ンスメント型のトランジスタ２１と２３が始めて共にオ
ン状態になる。これにより、リード信号ＲＤの“０＃
レベル期間に″１ルベルにプリチャージされた接続点２
５の信号Ｄ１は、トランジスタ２５のオン期間に″Ｏ°
レベルに低下する。また、この信号を受けるインバータ
２８の出力Ｅ１は“１″レベルとなる。
そして、このインバータ２８の出力Ｅ１の“１ルベルへ
の立上がりに同期してフリップフロップ２９がセットさ
れ、その出力Ｃ１が“０”レベルから′１２レベルに反
転することによって計時が完了する。すなわち、出力信
号Ｃ１が“１゛レベルになった時点でクロックパルスＣ
Ｐの周期の５倍の時間の計時が完了したことになる。
の立上がりに同期してフリップフロップ２９がセットさ
れ、その出力Ｃ１が“０”レベルから′１２レベルに反
転することによって計時が完了する。すなわち、出力信
号Ｃ１が“１゛レベルになった時点でクロックパルスＣ
Ｐの周期の５倍の時間の計時が完了したことになる。
さらに計時が進み、カウンタ回路Ｉ５がクロックパルス
を１０回カウントすると、ビット出力Ｑ１が“０゛レベ
ル、ビット出力Ｑ２が“１″レベル、ビット出力Ｑ３が
“０″レベル、ビット出力Ｑ４が″ｌルベルとなる。こ
れら４ビツトの出力がＲＯＭ回路２０に供給されること
により、直列接続された４個のトランジスタ３１〜３４
のうちエンハンスメント型のトランジスタ３２と３４が
始めて共にオン状態になる。これにより、リード信号Ｒ
Ｄの″００ルベル間に″１ルベルにプリチャージされた
接続点３５の信号Ｄ２が、トランジスタ３５のオン期間
に“０°レベルに低下する。また、この信号を受けるイ
ンバータ３８の出力Ｅ２は“１”レベルとなる。そして
、このインバータ３８の出力Ｅ２の゛１″レベルへの立
上がりに同期してフリップフロップ３９がセットされ、
その出力Ｃ２が″０ルベルから″１″レベルに反転する
ことによって計時が完了する。すなわち、出力信号Ｃ２
が“１”レベルになった時点でクロックパルスＣＰの周
期の１０倍の時間の計時が完了したことになる。そして
、信号Ｃ１、Ｃ２は、次にリセット信号ＲＳが“０″レ
ベルに低下するまで“１”レベルを維持する。
を１０回カウントすると、ビット出力Ｑ１が“０゛レベ
ル、ビット出力Ｑ２が“１″レベル、ビット出力Ｑ３が
“０″レベル、ビット出力Ｑ４が″ｌルベルとなる。こ
れら４ビツトの出力がＲＯＭ回路２０に供給されること
により、直列接続された４個のトランジスタ３１〜３４
のうちエンハンスメント型のトランジスタ３２と３４が
始めて共にオン状態になる。これにより、リード信号Ｒ
Ｄの″００ルベル間に″１ルベルにプリチャージされた
接続点３５の信号Ｄ２が、トランジスタ３５のオン期間
に“０°レベルに低下する。また、この信号を受けるイ
ンバータ３８の出力Ｅ２は“１”レベルとなる。そして
、このインバータ３８の出力Ｅ２の゛１″レベルへの立
上がりに同期してフリップフロップ３９がセットされ、
その出力Ｃ２が″０ルベルから″１″レベルに反転する
ことによって計時が完了する。すなわち、出力信号Ｃ２
が“１”レベルになった時点でクロックパルスＣＰの周
期の１０倍の時間の計時が完了したことになる。そして
、信号Ｃ１、Ｃ２は、次にリセット信号ＲＳが“０″レ
ベルに低下するまで“１”レベルを維持する。
このように上記実施例回路によれば、所定の時間を計時
するために従来のような排他的ＮＯＲ回路を必要としな
い。ここで、上記実施例回路と従来回路とを集積回路化
する際のチップ面積を比較すると、カウンタ回路１５の
構成は従来と同じであるためこの部分の占有面積は同じ
である。また、ＲＯ〜１回路２０については、従来のＲ
ＯＭ回路が１ビツトのデータを記憶するために最低１個
のメモリセル用トランジスタを必要とするため、両者の
占有面積の差はほとんどない。また、タイミング回路１
Ｇについては、従来回路では図示されていないが同然必
要であり、しかも両者の機能にそれ程の差がないために
占ａ面積の差もほとんど生じない。従って、上記実施例
回路は従来回路に比べて、排他的ＮＯＲ回路を必要とし
ない分だけチップ面積を縮小化することができる。しか
も従来回路では、計時すべき時間の種類が増加するのに
伴って排他的ＮＯＲ回路の数が増加するため、より多く
の種類の時間を計時するような場合に上記実施例回路は
極めて有効である。
するために従来のような排他的ＮＯＲ回路を必要としな
い。ここで、上記実施例回路と従来回路とを集積回路化
する際のチップ面積を比較すると、カウンタ回路１５の
構成は従来と同じであるためこの部分の占有面積は同じ
である。また、ＲＯ〜１回路２０については、従来のＲ
ＯＭ回路が１ビツトのデータを記憶するために最低１個
のメモリセル用トランジスタを必要とするため、両者の
占有面積の差はほとんどない。また、タイミング回路１
Ｇについては、従来回路では図示されていないが同然必
要であり、しかも両者の機能にそれ程の差がないために
占ａ面積の差もほとんど生じない。従って、上記実施例
回路は従来回路に比べて、排他的ＮＯＲ回路を必要とし
ない分だけチップ面積を縮小化することができる。しか
も従来回路では、計時すべき時間の種類が増加するのに
伴って排他的ＮＯＲ回路の数が増加するため、より多く
の種類の時間を計時するような場合に上記実施例回路は
極めて有効である。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではフリップフロ・ンブ２９．３９を設
け、これらの出力Ｃ１、Ｃ２を計時完了信号として得る
場合について説明したが、これはインバータ２８．３８
の出力Ｅ１、Ｃ２を計時完了信号としてもよい。その理
由は、カウンタ回路１５がそれぞれの計時時間に対応し
た数のタロツクパルスをカウンタした後に両信号Ｅｌ、
Ｃ２が始めて“１”レベルになり、それ以前では“０″
レベルのままになっているからである。
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではフリップフロ・ンブ２９．３９を設
け、これらの出力Ｃ１、Ｃ２を計時完了信号として得る
場合について説明したが、これはインバータ２８．３８
の出力Ｅ１、Ｃ２を計時完了信号としてもよい。その理
由は、カウンタ回路１５がそれぞれの計時時間に対応し
た数のタロツクパルスをカウンタした後に両信号Ｅｌ、
Ｃ２が始めて“１”レベルになり、それ以前では“０″
レベルのままになっているからである。
さらに上記実施例では２種類の時間を計時する場合につ
いて説明したが、それ以上の種類の時間計時が可能なこ
とはもちろんである。また、ＲＯＭ回路２０において、
読み出し制御用のトランジスタ２５．３５を省略するこ
ともできる。
いて説明したが、それ以上の種類の時間計時が可能なこ
とはもちろんである。また、ＲＯＭ回路２０において、
読み出し制御用のトランジスタ２５．３５を省略するこ
ともできる。
［発明の効果］
以上説明したようにこの発明によれば、計時すべき時間
の種類が多い場合でも集積回路化する際のチップ面積の
増大を防止することができる計時回路を提供することが
できる。
の種類が多い場合でも集積回路化する際のチップ面積の
増大を防止することができる計時回路を提供することが
できる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成を示す回路図、
第２図はその動作を説明するためのタイミングチャート
、第３図は従来回路の回路図である。 ｌ５・・・カウンタ回路、１Ｇ・・・タイミング回路、
２０・・・プリチャージ型ＮＡＮＤ−ＲＯＭ回路、２９
゜ ３９・・・セラ ト リセッ ト型フリップフロップ。
第２図はその動作を説明するためのタイミングチャート
、第３図は従来回路の回路図である。 ｌ５・・・カウンタ回路、１Ｇ・・・タイミング回路、
２０・・・プリチャージ型ＮＡＮＤ−ＲＯＭ回路、２９
゜ ３９・・・セラ ト リセッ ト型フリップフロップ。
Claims (1)
- 【特許請求の範囲】 任意のビット数からなりクロックパルスを計数するカウ
ンタ回路と、 直列接続された複数個のメモリセルトランジスタからな
り計時すべき時間に対応して所定位置にデータが予め書
き込まれ、上記カウンタ回路の出力がアドレスとして供
給されるプリチャージ型ＮＡＮＤ−ＲＯＭ回路とを具備
し、 上記ＲＯＭ回路の読み出しデータを計時完了信号として
取り出すように構成したことを特徴とする計時回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263150A JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263150A JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109418A true JPH02109418A (ja) | 1990-04-23 |
| JP2809650B2 JP2809650B2 (ja) | 1998-10-15 |
Family
ID=17385500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263150A Expired - Fee Related JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809650B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470752U (ja) * | 1990-10-30 | 1992-06-23 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132236A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | プログラマブル・タイマ回路 |
| JPS59187237U (ja) * | 1983-05-30 | 1984-12-12 | 株式会社日立製作所 | タイマ−回路 |
-
1988
- 1988-10-19 JP JP63263150A patent/JP2809650B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132236A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | プログラマブル・タイマ回路 |
| JPS59187237U (ja) * | 1983-05-30 | 1984-12-12 | 株式会社日立製作所 | タイマ−回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470752U (ja) * | 1990-10-30 | 1992-06-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809650B2 (ja) | 1998-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |