JPH02110752A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH02110752A JPH02110752A JP63264427A JP26442788A JPH02110752A JP H02110752 A JPH02110752 A JP H02110752A JP 63264427 A JP63264427 A JP 63264427A JP 26442788 A JP26442788 A JP 26442788A JP H02110752 A JPH02110752 A JP H02110752A
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- 238000001514 detection method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 101100433708 Arabidopsis thaliana AAR3 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- BUADUHVXMFJVLH-UHFFFAOYSA-N 7-chloro-3-imidazol-1-yl-2H-1,2,4-benzotriazin-1-ium 1-oxide Chemical compound N1[N+](=O)C2=CC(Cl)=CC=C2N=C1N1C=CN=C1 BUADUHVXMFJVLH-UHFFFAOYSA-N 0.000 description 1
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- 210000004369 blood Anatomy 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
玖拵欠１
本発明はキャッシュメモリ制御方式に関し、特に主記憶
装置内のデータのコピーを複数ワードからなるブロック
単位で保持し、これ等ブロック内のデータの有効性を管
理するための有効ビットをワード単位で有するキャッシ
ュメモリの制御方式キャッシュメモリの制御方式として
は、キャッシュメモリ装置のディレクトリ部においてブ
ロックアドレスとこのブロックアドレスに対する１ピツ
１〜の有効ピッｌ〜をデータ部に登録して、ブ０ ツク
単位でデータの管理を行う方式のものがある。
装置内のデータのコピーを複数ワードからなるブロック
単位で保持し、これ等ブロック内のデータの有効性を管
理するための有効ビットをワード単位で有するキャッシ
ュメモリの制御方式キャッシュメモリの制御方式として
は、キャッシュメモリ装置のディレクトリ部においてブ
ロックアドレスとこのブロックアドレスに対する１ピツ
１〜の有効ピッｌ〜をデータ部に登録して、ブ０ ツク
単位でデータの管理を行う方式のものがある。
この様な制御方式では、キャッシュメモリ装置に対して
読出し要求が送られてくると、ブロックアドレスと有効
ビットとの判定によりキャッシュミスが生じた場合、主
記憶装置に対してブロックの読出しを行うようになって
いる。
読出し要求が送られてくると、ブロックアドレスと有効
ビットとの判定によりキャッシュミスが生じた場合、主
記憶装置に対してブロックの読出しを行うようになって
いる。
一方、ある種の情報処理システムでは、キャッシュメモ
リ装置がブロックの内容と主記憶装置の内容との対応性
を、複数の有効ビットで管理しているものかある。すな
わち、キャッシュメモリ装置内のブロック内容をこのブ
ロックを構成するワード単位にて管理すべく、ワード毎
に有効ビットを設けたものがある。
リ装置がブロックの内容と主記憶装置の内容との対応性
を、複数の有効ビットで管理しているものかある。すな
わち、キャッシュメモリ装置内のブロック内容をこのブ
ロックを構成するワード単位にて管理すべく、ワード毎
に有効ビットを設けたものがある。
この方式では、ストア動作や他のプロセッサのストア動
作等によって、ブロック内の部分領域であるワードに対
応する有効ビットをリセットして無効化している。従っ
て、ある瞬間においてはブロック内の１つの有効ビット
のみが無効を示している場合が生じ得る。この様な場合
にも、読出し要求によってキャッシュミスが生じたとき
、主記憶装置に対して５読読出し要求のあったブロック
の読出しを行っている。
作等によって、ブロック内の部分領域であるワードに対
応する有効ビットをリセットして無効化している。従っ
て、ある瞬間においてはブロック内の１つの有効ビット
のみが無効を示している場合が生じ得る。この様な場合
にも、読出し要求によってキャッシュミスが生じたとき
、主記憶装置に対して５読読出し要求のあったブロック
の読出しを行っている。
この様に、従来の方式では、ブロック内の有効ビットが
複数あるにもかかわらず、ブロック内のただ１つの有効
とットが無効になっているために生じたキャッシュミス
時にも、主記憶装置に対して５読ブロックの読出しを行
うようになっているので、メモリのアクセス時間がかか
り過ぎ、動作速度の低下を招来することになる。
複数あるにもかかわらず、ブロック内のただ１つの有効
とットが無効になっているために生じたキャッシュミス
時にも、主記憶装置に対して５読ブロックの読出しを行
うようになっているので、メモリのアクセス時間がかか
り過ぎ、動作速度の低下を招来することになる。
また、従来の方式では、ある瞬間においてはブロック内
の有効ビットが１つ以上（少くとも１つ）無効を示して
いる場合が生じ得る。この様な場合にも、読出し要求に
よりキャツシュヒツトが生じたとき、主記憶装置に対し
てブロック読出しは行っていない。従って、キャッシュ
ミスするまではキャッシュメモリ装置に対して有効デー
タを反映できないことになる。
の有効ビットが１つ以上（少くとも１つ）無効を示して
いる場合が生じ得る。この様な場合にも、読出し要求に
よりキャツシュヒツトが生じたとき、主記憶装置に対し
てブロック読出しは行っていない。従って、キャッシュ
ミスするまではキャッシュメモリ装置に対して有効デー
タを反映できないことになる。
ここで、アクセスされたブロックは以後アクセス頻度が
一般的に比較的高くなるという事実からすれば、上述の
様な場合にはキャツシュヒツト率が低下して、やはり処
理速度が低下するという欠点がある。
一般的に比較的高くなるという事実からすれば、上述の
様な場合にはキャツシュヒツト率が低下して、やはり処
理速度が低下するという欠点がある。
良班座亘旬
本発明の目的は、メモリアクセスの動作時間を短縮して
処理速度を大としたキャッシュメモリ制御方式を提供す
ることである。
処理速度を大としたキャッシュメモリ制御方式を提供す
ることである。
本発明の他の目的は、有効ビットが１つのときのキャッ
シュミス時におりるメモリアクセス時間の短縮を図った
キャッシュメモリ制御方式を提供することである。
シュミス時におりるメモリアクセス時間の短縮を図った
キャッシュメモリ制御方式を提供することである。
本発明のさらに他の目的は、有効ビットが１つ以上ある
ときのキャツシュヒツト時においてもキャッシュミスの
如く主記憶装置からブロックデータを読出してキャッシ
ュメモリへデータを反映させ、キャツシュヒツト率の向
上を図ったキャッシュメモリ制御方式を提供することで
ある。
ときのキャツシュヒツト時においてもキャッシュミスの
如く主記憶装置からブロックデータを読出してキャッシ
ュメモリへデータを反映させ、キャツシュヒツト率の向
上を図ったキャッシュメモリ制御方式を提供することで
ある。
良肌座■蔦
本発明によれば、主記憶装置内のデータのコピーを複数
ワードからなるブロック単位で保持し、これ等ブロック
内のデータの有効性を管理するなめの有効ビットをワー
ド単位で有するキャッシュメモリの制御方式であって、
前記キャッシュメモリへの読出し要求に応答してキャツ
シュヒツトかキャッシュミスかを判定する手段と、キャ
ッシュミスと判定されたとき、読出し対象のブロックに
おけるワード単位の有効ビットの無効化状態を検出する
手段を設け、この検出結果が１つのワードのみの無効を
示しているとき、この無効となっているワードを前記主
記憶装置から読出ずと共に他のワードは前記キャッシュ
メモリから読出し、前記検出結果が複数のワードの無効
を示しているとき、前記主記憶装置から読出し要求のブ
ロックを読出すようにしたことを特徴とするキャッシュ
メモリ制御方式が得られる。
ワードからなるブロック単位で保持し、これ等ブロック
内のデータの有効性を管理するなめの有効ビットをワー
ド単位で有するキャッシュメモリの制御方式であって、
前記キャッシュメモリへの読出し要求に応答してキャツ
シュヒツトかキャッシュミスかを判定する手段と、キャ
ッシュミスと判定されたとき、読出し対象のブロックに
おけるワード単位の有効ビットの無効化状態を検出する
手段を設け、この検出結果が１つのワードのみの無効を
示しているとき、この無効となっているワードを前記主
記憶装置から読出ずと共に他のワードは前記キャッシュ
メモリから読出し、前記検出結果が複数のワードの無効
を示しているとき、前記主記憶装置から読出し要求のブ
ロックを読出すようにしたことを特徴とするキャッシュ
メモリ制御方式が得られる。
更に、本発明によれば、主記憶装置内のデータのコピー
を複数ワードからなるブロック単位で保持し、これ等ブ
ロック内のデータの有効性を管理するための有効ビット
をワード単位で有するキャッシュメモリの制御方式であ
って、前記キャッシュメモリへの読出し要求に応答して
キャツシュヒツトかキャッシュミスかを判定する手段と
、キャツシュヒツトと判定されたとき、読出し対象のブ
ロックにおけるワード単位の有効ビットの無効化状態を
検出する手段を設ｃ１、この検出結果が少なくとも１つ
のワードの無効を示しているとき、読出し要求元に対し
てキャッシュメモリから対応するブロックを読出して送
出すると共に前記主記憶装置に対して対応するブロック
の読出しをなすようにしたことを特徴とするキャッシュ
メモリ制御方式が得られる。
を複数ワードからなるブロック単位で保持し、これ等ブ
ロック内のデータの有効性を管理するための有効ビット
をワード単位で有するキャッシュメモリの制御方式であ
って、前記キャッシュメモリへの読出し要求に応答して
キャツシュヒツトかキャッシュミスかを判定する手段と
、キャツシュヒツトと判定されたとき、読出し対象のブ
ロックにおけるワード単位の有効ビットの無効化状態を
検出する手段を設ｃ１、この検出結果が少なくとも１つ
のワードの無効を示しているとき、読出し要求元に対し
てキャッシュメモリから対応するブロックを読出して送
出すると共に前記主記憶装置に対して対応するブロック
の読出しをなすようにしたことを特徴とするキャッシュ
メモリ制御方式が得られる。
因」１伝
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図であり、第２図
は続出要求アドレスとアドレスアレイ（ＡＡ）５に登録
されているアドレスとの比較ゲート群８の詳細図である
。尚、ここでは１セツトのセットアソシアティブキャッ
シュについて説明し、また各ワードごとに有効ビットが
存在していることを想定している。
は続出要求アドレスとアドレスアレイ（ＡＡ）５に登録
されているアドレスとの比較ゲート群８の詳細図である
。尚、ここでは１セツトのセットアソシアティブキャッ
シュについて説明し、また各ワードごとに有効ビットが
存在していることを想定している。
先ず、図示せぬ上位装置からのリードリクエストに関す
る動作について説明する。リードリクエストとそのアド
レスは信号線５１．５２を通じてアドレスセレクタ（Ｓ
ＡＸ）１．ステータスセレクタ（ＳＳＸ）２により選択
され、アドレスレジスタ（ＡＡＲ）３とステータスレジ
スタ（ＳＡＲ）４に夫々格納される。
る動作について説明する。リードリクエストとそのアド
レスは信号線５１．５２を通じてアドレスセレクタ（Ｓ
ＡＸ）１．ステータスセレクタ（ＳＳＸ）２により選択
され、アドレスレジスタ（ＡＡＲ）３とステータスレジ
スタ（ＳＡＲ）４に夫々格納される。
当該リクエストが５ＡＲ４よってリードリクエストであ
ることが解読されると、アドレスアレイ（ＡＡ）５とＡ
ＡＲ３の出力の一部５９によりアドレッシングされ、Ａ
Ａ５の出力とＡＡＲ３の出力の別の一部が比較器７によ
り比較される。ＡＡＲｌの下位２ビツトは信号線６０を
通じてリードライトデコータ（Ｒ，ＷＤＥＣ）６へ入力
され、このデコーダ６により各出力がブロック内のワー
ド位置を表わす様にデコードされる。この場合は２ビツ
トが４本になる。ＡＡ５のＶＯから■３の各部はブロッ
ク内の各誌の有効性を表示しており、ゲート群８により
ＡＡＲＩに保持されているアドレスのブロック内のワー
ドに対するｖＯからＶ３において有効性が比較される。
ることが解読されると、アドレスアレイ（ＡＡ）５とＡ
ＡＲ３の出力の一部５９によりアドレッシングされ、Ａ
Ａ５の出力とＡＡＲ３の出力の別の一部が比較器７によ
り比較される。ＡＡＲｌの下位２ビツトは信号線６０を
通じてリードライトデコータ（Ｒ，ＷＤＥＣ）６へ入力
され、このデコーダ６により各出力がブロック内のワー
ド位置を表わす様にデコードされる。この場合は２ビツ
トが４本になる。ＡＡ５のＶＯから■３の各部はブロッ
ク内の各誌の有効性を表示しており、ゲート群８により
ＡＡＲＩに保持されているアドレスのブロック内のワー
ドに対するｖＯからＶ３において有効性が比較される。
ＡＡＲ３によるＡＡ５のアクセスの結果は以下の３つに
分類され、ステータスレジスタ（ＳＢＲ）１０に格納さ
れる。
分類され、ステータスレジスタ（ＳＢＲ）１０に格納さ
れる。
ａ、−’ｒヤッシュヒット（条件＋ ＩＩＩＴ） ；キ
ャッシュ記憶内に要求されたデータが存在する。
ャッシュ記憶内に要求されたデータが存在する。
ｂ、キャッシュミス（条件：旧Ｓ −ＨＵＬＴＦＨＩＳ
） 。
） 。
キャッシュ記憶内に要求されたデータが存在せず、それ
は、ブロック内の１語だけの有効ビットが無効になって
いる。
は、ブロック内の１語だけの有効ビットが無効になって
いる。
ｃ、’ｒヤｙｉｚユミス（条件： ８１３− ＨＵＬＴ
ＩＨＩＳ） ；キャッシュ記憶内に要求されたデータ
が存在せず、それはブロック内の２語以上の有効ビット
が無効になっている。
ＩＨＩＳ） ；キャッシュ記憶内に要求されたデータ
が存在せず、それはブロック内の２語以上の有効ビット
が無効になっている。
５ＢＲＩＯの状態から次のサイクルの動作が決定する。
ａ、旧■の場合ニアドレスレジスタ（ＡＢＲ）９の一部
出力７３によりデータアレイ（ＤＡ）１３がアドレッシ
ングされ、その出力がデータセレクタ（ＳＤＸ）１４で
信号線７５により選択され、データレジスタ（ＯＣＲ）
１５に格納され、次のサイクルで要求元へ返される。
出力７３によりデータアレイ（ＤＡ）１３がアドレッシ
ングされ、その出力がデータセレクタ（ＳＤＸ）１４で
信号線７５により選択され、データレジスタ（ＯＣＲ）
１５に格納され、次のサイクルで要求元へ返される。
ｂ 、 Ｈｌｓ 、 １４ｕＬＴＩＨ１ｓノ場合：主記
憶ヘノデータの読出し要求が発行される。リクエストア
ドレスはＡＢＲ９の出力によって指示される。同時に５
ＢＲＩＯの出力８０がステータスデコーダ（ＳＤＥＣ）
１６により解読され、ブロック読出しであることが信号
線８１を通して指示される。ＡＢＲ９と５ＢＲＩＯの内
容が信号線７１．７４により５ＡＸＩ、５ＳＸ２を経由
して、それぞれＡ Ａ Ｒ３と５ＡＲ４に格納される。
憶ヘノデータの読出し要求が発行される。リクエストア
ドレスはＡＢＲ９の出力によって指示される。同時に５
ＢＲＩＯの出力８０がステータスデコーダ（ＳＤＥＣ）
１６により解読され、ブロック読出しであることが信号
線８１を通して指示される。ＡＢＲ９と５ＢＲＩＯの内
容が信号線７１．７４により５ＡＸＩ、５ＳＸ２を経由
して、それぞれＡ Ａ Ｒ３と５ＡＲ４に格納される。
ＡＡ５はリードリクエストの場合と同様にＡＡＲ３によ
りアドレッシングされるが、この場合にはＡＡ５のＡＡ
部には信号線５７によるＡＡＲ３の上位が書込まれる。
りアドレッシングされるが、この場合にはＡＡ５のＡＡ
部には信号線５７によるＡＡＲ３の上位が書込まれる。
■０から■３には０（無効）かセットされる。
Ｃ１旧ｓ 、ｍの場合：主記憶へのデータの読出し要求
が発行される。リクエストアドレスはＡＢＲ９の出力に
より指示される。同時に５ＢＲ１０の出力８０が５ＤＥ
Ｃ１６により解読され、１ワード読出しであることか信
号線８２を通して指示される。
が発行される。リクエストアドレスはＡＢＲ９の出力に
より指示される。同時に５ＢＲ１０の出力８０が５ＤＥ
Ｃ１６により解読され、１ワード読出しであることか信
号線８２を通して指示される。
次に、主記憶からデータの読出し動作について述べる。
データは信号線７７によってデータレジスタ（ＤＡＲ）
１１に格納される。同時に対応するアドレスが信号線５
２と５ＡＸ１とを経由してＡＡＲ３に格納される。また
データ読出しである旨が５ＡＲ４に格納される。ここで
５ＡＲ４の内容により２つの状態がある。
１１に格納される。同時に対応するアドレスが信号線５
２と５ＡＸ１とを経由してＡＡＲ３に格納される。また
データ読出しである旨が５ＡＲ４に格納される。ここで
５ＡＲ４の内容により２つの状態がある。
ａ、ブロック読出しの場合：ＡＡ５はＡＡＲ３の出力５
９によりアドレッシングされる。ＡＡＲｌ１ ３の別の出力６０とデコーダ６により読出されるブロッ
ク内のワード位置とによりＶＯから■３が選択され、“
１″ （有効）が書込まれる４次のサイクルでは、ＤＡ
ＲＩＩの内容、即ち読出しデータがデータレジスタ（Ｄ
ＢＲ）１２に移動される。
９によりアドレッシングされる。ＡＡＲｌ１ ３の別の出力６０とデコーダ６により読出されるブロッ
ク内のワード位置とによりＶＯから■３が選択され、“
１″ （有効）が書込まれる４次のサイクルでは、ＤＡ
ＲＩＩの内容、即ち読出しデータがデータレジスタ（Ｄ
ＢＲ）１２に移動される。
またＡＡＲ３，５ＡＲ４もＡＢＲ９とＳ Ｂ ＲＬ Ｏ
に移動する。ＤＡ１３はＡＢＲ９によりアドレッシング
され、５ＢＲＩＯの指示によってＤ Ｂ Ｒ，１２のデ
ータが書込まれる。データの読出しは上記動作がこの例
では４回行なわれる。主記憶からデータが到来する順番
はギヤッシュミスを起こしたアドレスから始まり、ブロ
ック内のアドレスを巡回する様に送られてくるものとす
る。最初のロード動作は、ＤＡ１３にＤＢＲ１２の内容
を書込む際、ＤＣＲ１５の入力は５ＤＸ１４によってＤ
ＢＲ１２の出カフ９が信号線７６により選択され、次の
サイクルで読出しデータか上位装置に返送される。
に移動する。ＤＡ１３はＡＢＲ９によりアドレッシング
され、５ＢＲＩＯの指示によってＤ Ｂ Ｒ，１２のデ
ータが書込まれる。データの読出しは上記動作がこの例
では４回行なわれる。主記憶からデータが到来する順番
はギヤッシュミスを起こしたアドレスから始まり、ブロ
ック内のアドレスを巡回する様に送られてくるものとす
る。最初のロード動作は、ＤＡ１３にＤＢＲ１２の内容
を書込む際、ＤＣＲ１５の入力は５ＤＸ１４によってＤ
ＢＲ１２の出カフ９が信号線７６により選択され、次の
サイクルで読出しデータか上位装置に返送される。
ｂ、１ワード読出しの場合：次のサイクルに入りＤＡＲ
ＩＩの内容（読出しデータ）がＤＢＲ１２に移動される
。同時にＡＡＲ３，５ＡＲ４もＡＢＲ９と５ＢＲＩＯに
移動し、次のサイクルでＤＣＲ１５に５ＤＸ１４におい
て信号線７６により選択されたデータがＤＣＲ１５に格
納される。その後、読出しデータが上位装置へ返される
。
ＩＩの内容（読出しデータ）がＤＢＲ１２に移動される
。同時にＡＡＲ３，５ＡＲ４もＡＢＲ９と５ＢＲＩＯに
移動し、次のサイクルでＤＣＲ１５に５ＤＸ１４におい
て信号線７６により選択されたデータがＤＣＲ１５に格
納される。その後、読出しデータが上位装置へ返される
。
第２図に第１図のブロックのゲート群８の具体例を示し
ており、キャツシュヒツト、ミスの判定用比較器７の出
カフ０と、リードライトデコーダ６の出力６１〜６４と
、更には有効ビットｖＯ〜■３の各ビット出力６６〜６
つとを用いて、ＡＡ５のアクセス結果であルｔｌｌＴ、
８１３− ＭＵＬＴＩＨＩＳ及び旧Ｓを判定するための
ゲート回路である。
ており、キャツシュヒツト、ミスの判定用比較器７の出
カフ０と、リードライトデコーダ６の出力６１〜６４と
、更には有効ビットｖＯ〜■３の各ビット出力６６〜６
つとを用いて、ＡＡ５のアクセス結果であルｔｌｌＴ、
８１３− ＭＵＬＴＩＨＩＳ及び旧Ｓを判定するための
ゲート回路である。
この様に、キャッシュミス時に、無効を示す有効ヒツト
が１つのときには、有効ビットに対応するワードをキャ
ッシュメモリから読出し、無効ワードのみ主記憶装置か
ら読出すようにしているために、有効ワードについては
キャッシュメモリへ再登録する必要がないので、主記憶
装置へのアクセス時間が短くなり、その分（３ワ一ド分
）キャッシュメモリは他の処理を行うことか可能となる
のである。
が１つのときには、有効ビットに対応するワードをキャ
ッシュメモリから読出し、無効ワードのみ主記憶装置か
ら読出すようにしているために、有効ワードについては
キャッシュメモリへ再登録する必要がないので、主記憶
装置へのアクセス時間が短くなり、その分（３ワ一ド分
）キャッシュメモリは他の処理を行うことか可能となる
のである。
第３図は本発明の他の実施例のブロック図であり、第１
図と同等部分は同−将月により示している。本実施例に
おいても、１セツトのセットアソシアティブキャッシュ
について説明し、また各ワードごとに有効ビットが存在
しているものとする。
図と同等部分は同−将月により示している。本実施例に
おいても、１セツトのセットアソシアティブキャッシュ
について説明し、また各ワードごとに有効ビットが存在
しているものとする。
先ず、図示せぬ上位装置からのリードリクエストに関す
る動作について説明する。リードリクエストとそのアド
レスは信号線５１．５３を通してアドレスセレクタ（Ｓ
ＡＸ）１．ステータスセレクタ（ＳＳＸ）２により選択
され、アドレスレジスタ（ＡＡＲ）３とステータスレジ
スタ（ＳＡＲ）４に格納される。５ＡＲ４によってリー
ドリクエストであることが解読されると、アドレスアレ
イ（ＡＡ）５とＡＡＲ３の出力の一部５９によりアドレ
ッシングされ、ＡＡ５の出力とＡＡＲ３の出力の別の一
部が比較器７により比較される。ＡＡＲｌの下位２ビツ
トは信号線６０を通じて、リードライトデコーダ（Ｉｌ
１４ＤＥＣ） ６により各出力がブロック内のワード位
置を表わす様にデコードされる。この場合は２ビツトが
４木となる。ＡＡ５の■０から■３の各部はブロック内
の各誌の有効を表示しており、ゲート群８によりＡＡＲ
ｌに保持されているアドレスのブロック内のワードに対
する■０から■３において有効性が吟味される。
る動作について説明する。リードリクエストとそのアド
レスは信号線５１．５３を通してアドレスセレクタ（Ｓ
ＡＸ）１．ステータスセレクタ（ＳＳＸ）２により選択
され、アドレスレジスタ（ＡＡＲ）３とステータスレジ
スタ（ＳＡＲ）４に格納される。５ＡＲ４によってリー
ドリクエストであることが解読されると、アドレスアレ
イ（ＡＡ）５とＡＡＲ３の出力の一部５９によりアドレ
ッシングされ、ＡＡ５の出力とＡＡＲ３の出力の別の一
部が比較器７により比較される。ＡＡＲｌの下位２ビツ
トは信号線６０を通じて、リードライトデコーダ（Ｉｌ
１４ＤＥＣ） ６により各出力がブロック内のワード位
置を表わす様にデコードされる。この場合は２ビツトが
４木となる。ＡＡ５の■０から■３の各部はブロック内
の各誌の有効を表示しており、ゲート群８によりＡＡＲ
ｌに保持されているアドレスのブロック内のワードに対
する■０から■３において有効性が吟味される。
ＡＡ部３によるＡＡ５のアクセスの結果は以下の３つに
分類することかできステータスレジスタ（ＳＢＲ）１．
０に格納される。
分類することかできステータスレジスタ（ＳＢＲ）１．
０に格納される。
ａ、キャッシュヒラ１〜（条件： ＩＩＩＴ ・ＶＡＩ
ＩＤ） ；キャッシュ記憶内に要求されたデータが存在
し、かつブロック内の有効ビットが１つも無効になって
いない。
ＩＤ） ；キャッシュ記憶内に要求されたデータが存在
し、かつブロック内の有効ビットが１つも無効になって
いない。
ｂ、キャツシュヒツト（条件：旧■・血）：キャッシュ
記憶内に要求されたデータが存在し、かつブロック内の
有効ビットのうち無効になっているビットが１つ以上あ
る。
記憶内に要求されたデータが存在し、かつブロック内の
有効ビットのうち無効になっているビットが１つ以上あ
る。
Ｃ，キャッシュミス（条件：旧Ｓ）：キャ・ンシュ記憶
内に要求されたデータか存在しない。
内に要求されたデータか存在しない。
５ＢＲＩＯの状態から次のサイクルの動作が決定する。
ａ、旧■・Ｖ＾１１［１の場合ニアドレスレジスタ（Ａ
ＢＲ）９の出カフ３によりデータアレイ（ＤＡ）１３が
アドレッシングされ、その出力がデータセレクタ（ＳＤ
Ｘ）１４で信号線７５により選択され、データレジスタ
（ＤＣＲ＞１５に格納され、次のサイクルに要求元へ返
される。
ＢＲ）９の出カフ３によりデータアレイ（ＤＡ）１３が
アドレッシングされ、その出力がデータセレクタ（ＳＤ
Ｘ）１４で信号線７５により選択され、データレジスタ
（ＤＣＲ＞１５に格納され、次のサイクルに要求元へ返
される。
ｂ 、 ＨＩＴ −ＶＡＬＩＤ ）場合： １１０ ・
ＶＡＩＩＤ ノ場合と同様にデータが要求元へ返される
。同時に主記憶へのデータの読出し要求が発行される。
ＶＡＩＩＤ ノ場合と同様にデータが要求元へ返される
。同時に主記憶へのデータの読出し要求が発行される。
リクエストアドレスはＡＢＲ９の出カフ２によって指示
される。ＡＢＲ９と５ＢＲＩＯの内容が信号線７１．７
４によりＳＡＸ、ＳＳＸを経由して、それぞれＡＡ部３
と５ＡＲ４に格納される。ＡＡ５はリードリクエストの
場合と同様にＡＡ部３によりアドレッシングされるが、
この場合にはＡＡ５のＡＡ部には信号線５７によるＡＡ
部３の上位が書込まれる。■０からｖ３には０がセット
される。
される。ＡＢＲ９と５ＢＲＩＯの内容が信号線７１．７
４によりＳＡＸ、ＳＳＸを経由して、それぞれＡＡ部３
と５ＡＲ４に格納される。ＡＡ５はリードリクエストの
場合と同様にＡＡ部３によりアドレッシングされるが、
この場合にはＡＡ５のＡＡ部には信号線５７によるＡＡ
部３の上位が書込まれる。■０からｖ３には０がセット
される。
Ｃ１旧Ｓの場合：主記憶へデータの読出し要求が発行さ
れ、以下の動作は旧■ ・ＶＡＬＩＤの場合と同様にし
て行なわれる。
れ、以下の動作は旧■ ・ＶＡＬＩＤの場合と同様にし
て行なわれる。
次に、主記憶からのデータ読出し動作について述べる。
データは信号ｆｌ！７７によってデータレジスタ（ＤＡ
Ｒ）１１に格納され、対応するアドレスが信号線１０２
と５ＡＸ１を経由してＡＡ部３に格納される。またデー
タの読出しである旨がＳＡＲに格納される。ＡＡ５はＡ
Ａ部３の出力５９によりアドレッシングされる。ＡＡ部
３の別の出力６０とデコーダ（ＲＨＥＣ）６により読出
されるブロック内のワード位置により■０からｖ３が選
択され“１″が書込まれる。
Ｒ）１１に格納され、対応するアドレスが信号線１０２
と５ＡＸ１を経由してＡＡ部３に格納される。またデー
タの読出しである旨がＳＡＲに格納される。ＡＡ５はＡ
Ａ部３の出力５９によりアドレッシングされる。ＡＡ部
３の別の出力６０とデコーダ（ＲＨＥＣ）６により読出
されるブロック内のワード位置により■０からｖ３が選
択され“１″が書込まれる。
次のサイクルでは、ＤＡＲＩＩの内容、即ち読出しデー
タかデータレジスタ（ＤＢＲ＞１２に移動する。ＤＡ１
３はＡＢＲ９によりアドレッシングされ、５ＢＲＩＯの
指示によりＤＢＲ１２のデータが書込まれる。データの
読出しは上記動作がこの例では４回行なわれる。
タかデータレジスタ（ＤＢＲ＞１２に移動する。ＤＡ１
３はＡＢＲ９によりアドレッシングされ、５ＢＲＩＯの
指示によりＤＢＲ１２のデータが書込まれる。データの
読出しは上記動作がこの例では４回行なわれる。
主記憶からデータか到来する順番はキャツシュヒツト（
ＨＩＴ ・ＶＡＬＩＤ）またはキャッシュミス（旧Ｓ）
をしたアドレスから始まり、ブロック内のアドレスを順
回する様に送られてくる。以下の動作はキャッシュしッ
ト（旧■・ＶＡＬＩＤ）およびキャッシュミス（旧Ｓ）
と同様にして行なわれる。ただし、キャッシュミスの場
合は最初のロードの動作はＤＡ１３にＤＢＲ１２の内容
を書込む際、ＤＣＲＩ５の入力は５ＤＸ１４によってＤ
Ｂ Ｆ（１２の出カフ９が信号線７６により選択され
、次のサイクルで読出しデータが上位装置に返される。
ＨＩＴ ・ＶＡＬＩＤ）またはキャッシュミス（旧Ｓ）
をしたアドレスから始まり、ブロック内のアドレスを順
回する様に送られてくる。以下の動作はキャッシュしッ
ト（旧■・ＶＡＬＩＤ）およびキャッシュミス（旧Ｓ）
と同様にして行なわれる。ただし、キャッシュミスの場
合は最初のロードの動作はＤＡ１３にＤＢＲ１２の内容
を書込む際、ＤＣＲＩ５の入力は５ＤＸ１４によってＤ
Ｂ Ｆ（１２の出カフ９が信号線７６により選択され
、次のサイクルで読出しデータが上位装置に返される。
第４図は第１図のブロックにおＣするゲート群８の具体
例を示しており、先の実施例と同様にキャツシュヒツト
、ミス判定用比較器７の出カフ０と、リードライトデコ
ーダ６の出力６１〜６４と、更には有効ビット■０〜■
３の各ビット出力６６〜６９とを用いて、ＡＡ５のアク
セス結果であるＩＩＩＴ、ＨＩＳ及びＶＡＬＩＤを判定
するためゲート回路である。この様に、キャッシュしブ
ト時に少くとも１の有効ビットが無効を示すとき、キャ
ッシュミスと同じ様に主記憶装置からデータ読出しを行
い、キャッシュメモリに対して主記憶装置のデータを反
映させるようにしているので、キャッシュしブト率の向
上が期待できることになる。
例を示しており、先の実施例と同様にキャツシュヒツト
、ミス判定用比較器７の出カフ０と、リードライトデコ
ーダ６の出力６１〜６４と、更には有効ビット■０〜■
３の各ビット出力６６〜６９とを用いて、ＡＡ５のアク
セス結果であるＩＩＩＴ、ＨＩＳ及びＶＡＬＩＤを判定
するためゲート回路である。この様に、キャッシュしブ
ト時に少くとも１の有効ビットが無効を示すとき、キャ
ッシュミスと同じ様に主記憶装置からデータ読出しを行
い、キャッシュメモリに対して主記憶装置のデータを反
映させるようにしているので、キャッシュしブト率の向
上が期待できることになる。
魚朋！と１果
軟土の如く、本発明によれば、キャッシュミス時に１つ
の有効ビットが無効を示すとき、無効ワードは主記憶か
ら読出してキャッシュメモリへ反映させ、有効ワードは
キャッシュメモリから読出すので、データのキャッシュ
メモリへの反映時の動作時間が短縮でき、よってメモリ
アクセスの高速化が図れるという効果がある。
の有効ビットが無効を示すとき、無効ワードは主記憶か
ら読出してキャッシュメモリへ反映させ、有効ワードは
キャッシュメモリから読出すので、データのキャッシュ
メモリへの反映時の動作時間が短縮でき、よってメモリ
アクセスの高速化が図れるという効果がある。
また、キャツシュヒツト時に少くとも１つの有効ビット
が無効を示すとき、キャッシュミスと同様に主記憶装置
より対応ブロックデータを読出してキャッシュメモリノ
＼無効ワードを反映させるようにしているので、キャツ
シュヒツト率が向上し、よってメモリアクセスの高速化
が図れるという効果がある。
が無効を示すとき、キャッシュミスと同様に主記憶装置
より対応ブロックデータを読出してキャッシュメモリノ
＼無効ワードを反映させるようにしているので、キャツ
シュヒツト率が向上し、よってメモリアクセスの高速化
が図れるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックのゲート群の具体例回路図、第３図は本発明
の他の実緒例のブロック図、第４図は第３図のブロック
のゲート群の具体例回路図である。 主要部分の符号の説明 ５・・・・・・アドレスアレイ ７・・・・・・比較器 ８・・・・・・ゲート群 １３・・・・・・データアレイ 出願人 日本電気株式会社（外１名）
のブロックのゲート群の具体例回路図、第３図は本発明
の他の実緒例のブロック図、第４図は第３図のブロック
のゲート群の具体例回路図である。 主要部分の符号の説明 ５・・・・・・アドレスアレイ ７・・・・・・比較器 ８・・・・・・ゲート群 １３・・・・・・データアレイ 出願人 日本電気株式会社（外１名）
Claims (2)
- （１）主記憶装置内のデータのコピーを複数ワードから
なるブロック単位で保持し、これ等ブロック内のデータ
の有効性を管理するための有効ビットをワード単位で有
するキャッシュメモリの制御方式であって、前記キャッ
シュメモリへの読出し要求に応答してキャッシュヒット
かキャッシュミスかを判定する手段と、キャッシュミス
と判定されたとき、読出し対象のブロックにおけるワー
ド単位の有効ビットの無効化状態を検出する手段を設け
、この検出結果が１つのワードのみの無効を示している
とき、この無効となっているワードを前記主記憶装置か
ら読出すと共に他のワードは前記キャッシュメモリから
読出し、前記検出結果が複数のワードの無効を示してい
るとき、前記主記憶装置から読出し要求のブロックを読
出すようにしたことを特徴とするキャッシュメモリ制御
方式。 - （２）主記憶装置内のデータのコピーを複数ワードから
なるブロック単位で保持し、これ等ブロック内のデータ
の有効性を管理するための有効ビットをワード単位で有
するキャッシュメモリの制御方式であって、前記キャッ
シュメモリへの読出し要求に応答してキャッシュヒット
かキャッシュミスかを判定する手段と、キャッシュヒッ
トと判定されたとき、読出し対象のブロックにおけるワ
ード単位の有効ビットの無効化状態を検出する手段を設
け、この検出結果が少なくとも１つのワードの無効を示
しているとき、読出し要求元に対してキャッシュメモリ
から対応するブロックを読出して送出すると共に前記主
記憶装置に対して対応するブロックの読出しをなすよう
にしたことを特徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264427A JP2716163B2 (ja) | 1988-10-20 | 1988-10-20 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264427A JP2716163B2 (ja) | 1988-10-20 | 1988-10-20 | キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110752A true JPH02110752A (ja) | 1990-04-23 |
| JP2716163B2 JP2716163B2 (ja) | 1998-02-18 |
Family
ID=17403030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264427A Expired - Lifetime JP2716163B2 (ja) | 1988-10-20 | 1988-10-20 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716163B2 (ja) |
-
1988
- 1988-10-20 JP JP63264427A patent/JP2716163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716163B2 (ja) | 1998-02-18 |
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