JPS644214B2 - - Google Patents
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- JPS644214B2 JPS644214B2 JP55073957A JP7395780A JPS644214B2 JP S644214 B2 JPS644214 B2 JP S644214B2 JP 55073957 A JP55073957 A JP 55073957A JP 7395780 A JP7395780 A JP 7395780A JP S644214 B2 JPS644214 B2 JP S644214B2
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- JP
- Japan
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- storage device
- real
- bit
- storage
- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
- G06F12/1475—Key-lock mechanism in a virtual system, e.g. with translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に仮想記憶
方式で且つ緩衝記憶方式を採るデータ処理装置の
ページング動作の改良に関するものである。
方式で且つ緩衝記憶方式を採るデータ処理装置の
ページング動作の改良に関するものである。
仮想記憶方式を採るデータ処理装置、すなわち
電子計算機に於いては、プログラムの実行に必要
な命令やデータを仮想記憶（実体は外部記憶装置
にある）から実記憶に移しながら処理を進める。
このデータの移動をページングと呼び、一般には
2KBあるいは4KBのページを単位として限られ
た容量の実記憶装置を有効に使用している。この
ページングの際、どの実記憶エリアに対してデー
タ・リプレースを行うかを効率よく実施する為、
普通、ストレージ・キーが主記憶装置の2KB単
位に設置されている。第１図はストレージ・キー
の構成例であり、アクセス・ビツトACC０−３
及びフエツチ・プロテクト・ビツトＦは記憶保護
のため設けられ、メモリアクセス時プロセツサが
有するキーと比較される。このACC及びＦビツ
トはページングに直接関係がない。リフアレン
ス・ビツトＲ及びチエンジ・ビツトＣがページン
グ時のデータ・リプレースの為の情報を記憶する
もので、Ｒビツトはメモリの参照状況を示すもの
であり、一定時間ごとにリセツトされ、対応する
ページがアクセスされると、該当メモリ・エリア
にメモリ・アクセスがある毎に“１”がセツトさ
れ、Ｃビツトは該当メモリ・エリアに書き込み要
求が発生した時“１”がセツトされる。オペレー
テイング・システムはページングが必要な時、ス
トレージ・キーのＲ，Ｃビツト及び必要ページ数
から最適な実記憶エリアを決定してデータ・リプ
レースを行う。このアルゴリズムは、例えば第１
にＲ及びＣビツト共“０”即ち一度もメモリ参照
の行われなかつた実記憶エリアを選択し、第２に
Ｃビツトが“０”即ちページ・イン後一度も書込
み処理が行われなかつた実記憶エリアを選択す
る。第１、第２の索引でページング・エリアが決
定出来ない時は、Ｃビツトが“１”の実記憶エリ
アが選択される。この第３の索引によるページン
グは外部記憶装置から実記憶装置へのデータ転送
（ページ・インと呼ぶ）に先立つて実記憶装置上
で変更されたデータを外部記憶装置にはき出すペ
ージ・アウト処理が必要となる。
電子計算機に於いては、プログラムの実行に必要
な命令やデータを仮想記憶（実体は外部記憶装置
にある）から実記憶に移しながら処理を進める。
このデータの移動をページングと呼び、一般には
2KBあるいは4KBのページを単位として限られ
た容量の実記憶装置を有効に使用している。この
ページングの際、どの実記憶エリアに対してデー
タ・リプレースを行うかを効率よく実施する為、
普通、ストレージ・キーが主記憶装置の2KB単
位に設置されている。第１図はストレージ・キー
の構成例であり、アクセス・ビツトACC０−３
及びフエツチ・プロテクト・ビツトＦは記憶保護
のため設けられ、メモリアクセス時プロセツサが
有するキーと比較される。このACC及びＦビツ
トはページングに直接関係がない。リフアレン
ス・ビツトＲ及びチエンジ・ビツトＣがページン
グ時のデータ・リプレースの為の情報を記憶する
もので、Ｒビツトはメモリの参照状況を示すもの
であり、一定時間ごとにリセツトされ、対応する
ページがアクセスされると、該当メモリ・エリア
にメモリ・アクセスがある毎に“１”がセツトさ
れ、Ｃビツトは該当メモリ・エリアに書き込み要
求が発生した時“１”がセツトされる。オペレー
テイング・システムはページングが必要な時、ス
トレージ・キーのＲ，Ｃビツト及び必要ページ数
から最適な実記憶エリアを決定してデータ・リプ
レースを行う。このアルゴリズムは、例えば第１
にＲ及びＣビツト共“０”即ち一度もメモリ参照
の行われなかつた実記憶エリアを選択し、第２に
Ｃビツトが“０”即ちページ・イン後一度も書込
み処理が行われなかつた実記憶エリアを選択す
る。第１、第２の索引でページング・エリアが決
定出来ない時は、Ｃビツトが“１”の実記憶エリ
アが選択される。この第３の索引によるページン
グは外部記憶装置から実記憶装置へのデータ転送
（ページ・インと呼ぶ）に先立つて実記憶装置上
で変更されたデータを外部記憶装置にはき出すペ
ージ・アウト処理が必要となる。
この様に、ページング処理における実記憶エリ
ア決定のアルゴリズムは、実記憶装置上のストレ
ージ・キーのＲ，Ｃビツトにメモリ要求（フエツ
チ、ストア）の履歴を正確に反映させることによ
つて効率の良い実メモリ割り当てを行うことが出
来る。
ア決定のアルゴリズムは、実記憶装置上のストレ
ージ・キーのＲ，Ｃビツトにメモリ要求（フエツ
チ、ストア）の履歴を正確に反映させることによ
つて効率の良い実メモリ割り当てを行うことが出
来る。
ところで、緩衝記憶方式を併用する電子計算機
に於いては、実記憶装置から緩衝記憶装置にデー
タが移動された後は、実記憶装置を参照すること
なく、緩衝記憶装置から中央処理装置にデータを
供給でき、実記憶装置に付随するストレージ・キ
ーの参照も行わないため、メモリ参照状況が正し
くＲビツトに反映されない。例えばメモリ・エリ
アＡに対してフエツチ要求が発生し、当該データ
が未だ緩衝記憶装置にないということで該当デー
タを含むブロツクを緩衝記憶装置へフエツチする
ため実記憶装置を参照し、該当ブロツクに対応す
るＲビツトが“１”になつたとする。その後、Ｒ
ビツト・クリア命令（RRB命令）がメモリ・エ
リアＡに対して発行されると、該当Ｒビツトは
“０”となる。一方、該メモリ・エリアＡはすで
に緩衝記憶装置へフエツチされているため、引き
続く該メモリ・エリアＡのフエツチ要求に対し
て、該当データは緩衝記憶装置から読み出され、
実記憶装置は参照されない。したがつて、実記憶
装置に付随する該当Ｒビツトは、メモリ・リフア
があつたにもかゝわらず“０”のまゝであり、メ
モリ参照状況が正しくＲビツトに反映されない。
に於いては、実記憶装置から緩衝記憶装置にデー
タが移動された後は、実記憶装置を参照すること
なく、緩衝記憶装置から中央処理装置にデータを
供給でき、実記憶装置に付随するストレージ・キ
ーの参照も行わないため、メモリ参照状況が正し
くＲビツトに反映されない。例えばメモリ・エリ
アＡに対してフエツチ要求が発生し、当該データ
が未だ緩衝記憶装置にないということで該当デー
タを含むブロツクを緩衝記憶装置へフエツチする
ため実記憶装置を参照し、該当ブロツクに対応す
るＲビツトが“１”になつたとする。その後、Ｒ
ビツト・クリア命令（RRB命令）がメモリ・エ
リアＡに対して発行されると、該当Ｒビツトは
“０”となる。一方、該メモリ・エリアＡはすで
に緩衝記憶装置へフエツチされているため、引き
続く該メモリ・エリアＡのフエツチ要求に対し
て、該当データは緩衝記憶装置から読み出され、
実記憶装置は参照されない。したがつて、実記憶
装置に付随する該当Ｒビツトは、メモリ・リフア
があつたにもかゝわらず“０”のまゝであり、メ
モリ参照状況が正しくＲビツトに反映されない。
前述の如く緩衝記憶方式を併用する電子計算機
に於いては、該当メモリ・エリアに対してフエツ
チ動作が発生しているにもかゝわらず、Ｒビツト
が更新されないケースが発生し得る。かゝる状態
が発生すると、現在使用中のデータ・エリアがペ
ージングの対象となり、該当エリアを再びリフア
しようとした時再びページング動作が必要とな
り、ページングのオーバヘツドが増大することに
なる。なお、メモリ・フエツチ要求が発生し、該
当データを緩衝記憶装置から読み出す場合もスト
レージ・キーを参照する様にすることも可能であ
るが、実記憶制御部への負担が増大し得策でな
い。
に於いては、該当メモリ・エリアに対してフエツ
チ動作が発生しているにもかゝわらず、Ｒビツト
が更新されないケースが発生し得る。かゝる状態
が発生すると、現在使用中のデータ・エリアがペ
ージングの対象となり、該当エリアを再びリフア
しようとした時再びページング動作が必要とな
り、ページングのオーバヘツドが増大することに
なる。なお、メモリ・フエツチ要求が発生し、該
当データを緩衝記憶装置から読み出す場合もスト
レージ・キーを参照する様にすることも可能であ
るが、実記憶制御部への負担が増大し得策でな
い。
この発明は上記の如き従来の問題点を除去する
ことを目的とするものであり、実記憶制御部への
負荷を増大することなく、メモリ参照の履歴を正
しく反映し、ページングのオーバヘツドを減少さ
せる効果を有する仮想記憶制御方式を提供するこ
とにある。
ことを目的とするものであり、実記憶制御部への
負荷を増大することなく、メモリ参照の履歴を正
しく反映し、ページングのオーバヘツドを減少さ
せる効果を有する仮想記憶制御方式を提供するこ
とにある。
しかして、この発明の特徴とするところは、ペ
ージング動作に必要なＲビツトを実記憶装置に付
随するものゝ他に、緩衝記憶装置に付随するもの
の２面方式にし、プログラムからは両Ｒビツトの
オアが見える様にしたことである。以下、本発明
の一実施例につき図面を用いて詳細に説明する。
ージング動作に必要なＲビツトを実記憶装置に付
随するものゝ他に、緩衝記憶装置に付随するもの
の２面方式にし、プログラムからは両Ｒビツトの
オアが見える様にしたことである。以下、本発明
の一実施例につき図面を用いて詳細に説明する。
第２図は本発明の一実施例のブロツク図であ
る。図において、中央処理装置１は仮想アドレス
転送パス１０１により緩衝記憶制御装置２に接続
されている。緩衝記憶制御装置２は高速アドレス
変換装置３、緩衝記憶装置４、Ｒビツト記憶装置
５及びオア・ゲート６などから成つている。高速
アドレス変換装置３は仮想アドレスＬ、実アドレ
スＰのアドレス変換対及びストレージ・キーの一
部の写しACC，Ｆを１エントリーとする複数エ
ントリから成るアドレス・バツフア装置を有し、
実アドレス転送パス１０２にその処理結果を出力
する。実アドレス転送パス１０２の実アドレスを
入力とする緩衝記憶装置４は、実記憶装置８のデ
ータの写しを記憶する緩衝記憶（BS）とそのア
ドレス対応を記憶するバツフア・アドレス・アレ
イ（BAA）を有し、メモリ要求実アドレスに一
致するアドレスがBAAに登録されている時、該
当データをBSから読み出すと共にＲビツト記憶
装置５に接続された制御線１０３を“１”とす
る。Ｒビツト記憶装置５には実アドレス転送パス
１０２の実アドレスが入力され、該当するＲビツ
トをリフアする。Ｒビツト記憶装置５からのＲビ
ツトの読み出しデータはパス１０５を経てオア・
ゲート６に入力される。実記憶制御装置７はアク
セス・ビツト（ACC）、フエツチ・プロテクト・
ビツト（Ｆ）、リフアレンス・ビツト（Ｒ）及び
チエンジ・ビツト（Ｃ）を１エントリとする複数
のエントリから成るストレージ・キー・メモリを
有し、その読み出しデータのうち、Ｒビツトが線
１０６を経てオア・ゲート６に入力される。実記
憶装置８は実アドレス転送パス１０４によつて実
記憶制御装置７と接続される。又、オア・ゲート
６の出力側は線１０７を経て中央処理装置１に接
続されている。
る。図において、中央処理装置１は仮想アドレス
転送パス１０１により緩衝記憶制御装置２に接続
されている。緩衝記憶制御装置２は高速アドレス
変換装置３、緩衝記憶装置４、Ｒビツト記憶装置
５及びオア・ゲート６などから成つている。高速
アドレス変換装置３は仮想アドレスＬ、実アドレ
スＰのアドレス変換対及びストレージ・キーの一
部の写しACC，Ｆを１エントリーとする複数エ
ントリから成るアドレス・バツフア装置を有し、
実アドレス転送パス１０２にその処理結果を出力
する。実アドレス転送パス１０２の実アドレスを
入力とする緩衝記憶装置４は、実記憶装置８のデ
ータの写しを記憶する緩衝記憶（BS）とそのア
ドレス対応を記憶するバツフア・アドレス・アレ
イ（BAA）を有し、メモリ要求実アドレスに一
致するアドレスがBAAに登録されている時、該
当データをBSから読み出すと共にＲビツト記憶
装置５に接続された制御線１０３を“１”とす
る。Ｒビツト記憶装置５には実アドレス転送パス
１０２の実アドレスが入力され、該当するＲビツ
トをリフアする。Ｒビツト記憶装置５からのＲビ
ツトの読み出しデータはパス１０５を経てオア・
ゲート６に入力される。実記憶制御装置７はアク
セス・ビツト（ACC）、フエツチ・プロテクト・
ビツト（Ｆ）、リフアレンス・ビツト（Ｒ）及び
チエンジ・ビツト（Ｃ）を１エントリとする複数
のエントリから成るストレージ・キー・メモリを
有し、その読み出しデータのうち、Ｒビツトが線
１０６を経てオア・ゲート６に入力される。実記
憶装置８は実アドレス転送パス１０４によつて実
記憶制御装置７と接続される。又、オア・ゲート
６の出力側は線１０７を経て中央処理装置１に接
続されている。
中央処理装置１で発生する要求にはメモリ・リ
フア及びストレージ・キー・オペレーシヨンに大
別でき、更にメモリ・リフアについては、該当デ
ータがBSにないケース（not in BS）、BSにあ
るケース（in BS）に分類され、ストレージ・キ
ー・オペレーシヨンについては、該当ブロツクの
ストレージ・キーのＲビツトをリセツトするリセ
ツト・リフアレンス・ビツト命令（RRB）、該当
ストレージ・キーを汎用レジスタにロードするイ
ンサート・ストレージ・キー命令（ISK）、該当
ブロツクのストレージ・キーを新しくセツトする
セツト・ストレージ・キー命令（SSK）に分類
される。以下、これらのケースについて第２図の
動作を説明する。
フア及びストレージ・キー・オペレーシヨンに大
別でき、更にメモリ・リフアについては、該当デ
ータがBSにないケース（not in BS）、BSにあ
るケース（in BS）に分類され、ストレージ・キ
ー・オペレーシヨンについては、該当ブロツクの
ストレージ・キーのＲビツトをリセツトするリセ
ツト・リフアレンス・ビツト命令（RRB）、該当
ストレージ・キーを汎用レジスタにロードするイ
ンサート・ストレージ・キー命令（ISK）、該当
ブロツクのストレージ・キーを新しくセツトする
セツト・ストレージ・キー命令（SSK）に分類
される。以下、これらのケースについて第２図の
動作を説明する。
(i) not BSケース
中央処理装置１でメモリ要求が発生するとパ
ス１０１に仮想アドレスを有効として緩衝記憶
制御装置２が起動され、高速アドレス変換装置
３によつて対応する実アドレスが線１０２に有
効とされる。同時に読み出されたストレージ・
キーの写しであるACC，Ｆビツトは、記憶保
護チエツクの為に使用される。線１０２の実ア
ドレスは緩衝記憶装置４に登録されているバツ
フア・アドレス・アレイ（BAA）の内容と比
較され、不一致が検出されると、線１０２の実
アドレスを実記憶制御装置７に送出し、メモリ
要求内容（フエツチ、ストア等）に従つてその
ストレージ・キー・メモリのＲ及びＣビツトを
更新した後、線１０４に実アドレスを有効とし
て実記憶装置８を索引する。第２図では省略し
たが、実記憶装置８から読み出された要求デー
タを含むブロツク・データは緩衝記憶装置
（BS）に記憶されると共に要求データは中央処
理装置１に転送され、一連の処理を終了する。
本動作は従来方式となんら変更はない。
ス１０１に仮想アドレスを有効として緩衝記憶
制御装置２が起動され、高速アドレス変換装置
３によつて対応する実アドレスが線１０２に有
効とされる。同時に読み出されたストレージ・
キーの写しであるACC，Ｆビツトは、記憶保
護チエツクの為に使用される。線１０２の実ア
ドレスは緩衝記憶装置４に登録されているバツ
フア・アドレス・アレイ（BAA）の内容と比
較され、不一致が検出されると、線１０２の実
アドレスを実記憶制御装置７に送出し、メモリ
要求内容（フエツチ、ストア等）に従つてその
ストレージ・キー・メモリのＲ及びＣビツトを
更新した後、線１０４に実アドレスを有効とし
て実記憶装置８を索引する。第２図では省略し
たが、実記憶装置８から読み出された要求デー
タを含むブロツク・データは緩衝記憶装置
（BS）に記憶されると共に要求データは中央処
理装置１に転送され、一連の処理を終了する。
本動作は従来方式となんら変更はない。
(ii) in BSケース
中央処理装置でメモリ要求が発生し、上述の
not in BSケースと同様にして線１０２に実ア
ドレスが確定した後、緩衝記憶装置４はBAA
を索引して一致が検出されると、緩衝記憶
（BS）の該当ブロツクをリフアすることによ
り、要求データが中央処理装置１に転送され
る。同時に一致検出により線１０３が“１”と
されてＲビツト記憶装置５が起動され、線１０
２上の実アドレスに対応するＲビツトがセツト
される。
not in BSケースと同様にして線１０２に実ア
ドレスが確定した後、緩衝記憶装置４はBAA
を索引して一致が検出されると、緩衝記憶
（BS）の該当ブロツクをリフアすることによ
り、要求データが中央処理装置１に転送され
る。同時に一致検出により線１０３が“１”と
されてＲビツト記憶装置５が起動され、線１０
２上の実アドレスに対応するＲビツトがセツト
される。
(iii) RRB命令
中央処理装置１でRRB命令が発行されると
線１０１に実アドレスが有効とされ、高速アド
レス変換バツフアを索引することなく線１０２
に実アドレスが出力される。そして、線１０２
上の実アドレスに対応するＲビツト記憶装置５
の内容がリセツトされると共に、実記憶制御装
置７が起動され、該当するストレージ・キーの
Ｒビツトがリセツトされる。
線１０１に実アドレスが有効とされ、高速アド
レス変換バツフアを索引することなく線１０２
に実アドレスが出力される。そして、線１０２
上の実アドレスに対応するＲビツト記憶装置５
の内容がリセツトされると共に、実記憶制御装
置７が起動され、該当するストレージ・キーの
Ｒビツトがリセツトされる。
(iv) ISK命令
中央処理装置１でISK命令が発行されると線
１０１に実アドレスが有効とされ、RRB命令
と同様に線１０２に実アドレスが出力される。
線１０２上の実アドレスに対応するＲビツトが
Ｒビツト記憶装置５から読み出されて線１０５
を経てオア・ゲート６に入力されると共に、実
記憶制御装置７が起動され、該当するストレー
ジ・キーが読み出される。図では省略したが、
実記憶制御装置７から読み出されたＲビツトを
除くストレージ・キーは直接中央処理装置１に
転送される。ストレージ・キーのＲビツトは線
１０６を経てＲビツト記憶装置５の読み出しデ
ータとオア・ゲート６で論理和がとれた後、線
１０７を経て中央処理装置に転送される。
１０１に実アドレスが有効とされ、RRB命令
と同様に線１０２に実アドレスが出力される。
線１０２上の実アドレスに対応するＲビツトが
Ｒビツト記憶装置５から読み出されて線１０５
を経てオア・ゲート６に入力されると共に、実
記憶制御装置７が起動され、該当するストレー
ジ・キーが読み出される。図では省略したが、
実記憶制御装置７から読み出されたＲビツトを
除くストレージ・キーは直接中央処理装置１に
転送される。ストレージ・キーのＲビツトは線
１０６を経てＲビツト記憶装置５の読み出しデ
ータとオア・ゲート６で論理和がとれた後、線
１０７を経て中央処理装置に転送される。
(v) SSK命令
中央処理装置１でSSK命令が発行されると
線１０１に実アドレスが有効とされこの場合、
高速アドレス変換装置３は高速アドレス変換バ
ツフアを全て索引し、登録されている実アドレ
ス（Ｐ）と線１０１の内容を比較する。この様
にして、一致が検出されたエントリのACC，
Ｆビツトの中央処理装置１で準備されたデータ
が書き込まれる。その後、線１０２に当該実ア
ドレスが有効とされて、Ｒビツト記憶装置５及
び実記憶制御装置７が起動され、Ｒビツト記憶
装置５の該当エントリには中央処理装置１で準
備されたＲビツトが、実記憶制御装置７のキー
メモリの該当エントリにはストレージ・キー全
ビツトが書き込まれる。
線１０１に実アドレスが有効とされこの場合、
高速アドレス変換装置３は高速アドレス変換バ
ツフアを全て索引し、登録されている実アドレ
ス（Ｐ）と線１０１の内容を比較する。この様
にして、一致が検出されたエントリのACC，
Ｆビツトの中央処理装置１で準備されたデータ
が書き込まれる。その後、線１０２に当該実ア
ドレスが有効とされて、Ｒビツト記憶装置５及
び実記憶制御装置７が起動され、Ｒビツト記憶
装置５の該当エントリには中央処理装置１で準
備されたＲビツトが、実記憶制御装置７のキー
メモリの該当エントリにはストレージ・キー全
ビツトが書き込まれる。
第２図の実施例では記憶保護チエツクの為の
ストレージ・キーの写しを高速アドレス変換バ
ツフアに設置するとして説明したが、これはＲ
ビツト記憶装置５に設置し、ストレージ・キー
のＣビツトを除く全ビツトを記憶してもよい。
この場合は、SSK命令動作に於いて全高速ア
ドレス変換バツフアを索引して該当アドレスを
サーチする必要がないため、SSK命令処理の
高速化を計ることが出来る。
ストレージ・キーの写しを高速アドレス変換バ
ツフアに設置するとして説明したが、これはＲ
ビツト記憶装置５に設置し、ストレージ・キー
のＣビツトを除く全ビツトを記憶してもよい。
この場合は、SSK命令動作に於いて全高速ア
ドレス変換バツフアを索引して該当アドレスを
サーチする必要がないため、SSK命令処理の
高速化を計ることが出来る。
以上述べた如き構成であるから本発明にあつて
は、緩衝記憶方式を採る電子計算機に於いても、
仮想記憶方式のページングに重要な役割を持つス
トレージ・キーのＲビツトにメモリ参照履歴を正
しく反映出来、ページングのオーバヘツドの増加
を押えることが出来る。
は、緩衝記憶方式を採る電子計算機に於いても、
仮想記憶方式のページングに重要な役割を持つス
トレージ・キーのＲビツトにメモリ参照履歴を正
しく反映出来、ページングのオーバヘツドの増加
を押えることが出来る。
第１図はストレージ・キーの構成を示す図、第
２図は本発明の一実施例を示すブロツク図であ
る。 １……中央処理装置、２……緩衝記憶制御装
置、３……高速アドレス変換装置、４……緩衝記
憶装置、５……Ｒビツト記憶装置、６……オア・
ゲート、７……実記憶制御装置、８……実記憶装
置。
２図は本発明の一実施例を示すブロツク図であ
る。 １……中央処理装置、２……緩衝記憶制御装
置、３……高速アドレス変換装置、４……緩衝記
憶装置、５……Ｒビツト記憶装置、６……オア・
ゲート、７……実記憶制御装置、８……実記憶装
置。
Claims (1)
- 【特許請求の範囲】 １ 実記憶装置と、前記実記憶装置の一部のデー
タの写しを記憶する緩衝記憶装置とを具備し、記
憶参照要求時、目的のデータが前記緩衝記憶装置
に存在する場合は、前記実記憶装置を参照するこ
となく前記緩衝記憶装置を参照して目的のデータ
を得、目的のデータが前記緩衝記憶装置に存在し
ない場合、前記実記憶を参照するデータ処理装置
において、 参照状況を示す情報を記憶する第１の記憶手段
と、 前記緩衝記憶装置の参照状況を示す情報を記憶
する第２の記憶手段とを設け、 第１の記憶手段の内容及び第２の記憶手段の内
容を反映させて前記実記憶装置の使用状況を判定
することを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7395780A JPS56169281A (en) | 1980-06-02 | 1980-06-02 | Data processor |
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Applications Claiming Priority (1)
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| JP7395780A JPS56169281A (en) | 1980-06-02 | 1980-06-02 | Data processor |
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Family Applications (1)
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