JPH02110770A - 命令実行のシリアライズ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のスカラユニットとこれらのスカラユニットから送
られるベクトル命令を処理するベクトルユニットとを備
えた情報処理システムにおけるＰＯ３Ｔ命令およびＷＡ
ＩＴ命令を用いた命令実行のシリアライズ制御方式に関
し。

スカラユニソトごとにＰＯ３Ｔ命令に先行するベクトル
５ＴＯＰＥ命令の完了を認識できるようにして、他のス
カラユニットの命令シーケンスの影響によるオーバヘッ
ドをなくすことを目的とし。

ベクトルユニットはベクトル命令管理部および記憶制御
部を含み、ベクトル命令管理部は、入力されたベクトル
命令を依頼元のスカラユニットごＡＡＨ□ とに区別して管理するフラグ手段およびシリアライズ制
御手段を有し、また記憶制御部は、スカラユニットごと
に反映すべきバッファ無効化アドレスの残り個数をカウ
ントするシリアライズカウンタをスカラユニット対応で
もつことにより、ＰＯ３Ｔ命令に先行するベクトル命令
の終了をスカラユニット対応で認識し、シリアライズ制
御を行うように構成した。

〔産業上の利用分野〕

本発明は、複数のスカラユニットとこれらのスカラユニ
ットから送られるベクトル命令を処理するベクトルユニ
ットとを備えた科学技術用計算機などの情報処理システ
ムにおけるＰＯ３Ｔ命令およびＷＡＩＴ命令を用いた命
令実行のシリアライズ制御方式に関する。

このようなシステムでは、スカラ命令とベクトル命令、
あるいはベクトル命令とベクトル命令間で命令の先行制
御や並列実行が行われることがあるため、所定の命令間
での主記憶参照順序が保証されないことがある。従って
主記憶参照順序を保証するためにはベクトルオペレーシ
ョンのシリアライズを行う必要がある。

ベクトルオペレーションのシリアライズとは。

それ以前に実行中である命令が生じる主記憶オペランド
アクセスをそれよりも後に実行すべき命令の主記憶オペ
ランドアクセスが生じる前に終了させることである。

このベクトルオペレーションのシリアライズは。

ベクトル命令同士及びベクトル命令とスカラ命令の主記
憶オペランドアクセス間において意味をもち、スカシ命
令間ではもともと順序関係が保証されているため意味を
もたない。

ＰＯ３Ｔ命令とＷＡＩＴ命令を用いたシリアライズ制御
は、命令シーケンス中でＰＯ３Ｔ命令に先行する全ての
命令が終了するまではＷＡＩＴ命令に後続する命令の実
行をインクロックするものである。ＷＡＩＴ命令が後続
命令のインクロックを解除するためには、ＰＯ３Ｔ命令
に先行する命令の終了を認識する必要があるが、先行す
る命令がベクトル５ＴＯＲＥ命令である場合その終了は
。

ストアアドレスがバッファ無効化アドレスとしてスカラ
ユニット内のバッファに反映されたときとなる。

ところでスカラユニットが複数ある場合には。

それぞれのシリアライズ制御が混乱なく行われなければ
ならないが、各スカラユニソトの命令実行が他のスカラ
ユニットのシリアライズ制御により影響されてオーバヘ
ッドが増大することになり易い。

本発明は、近年の科学技術用計算機システムにおける高
速化要求に応えるため、ベクトルオペレーションのシリ
アライズに伴うオーバヘッドの削減を図ることを意図し
ている。

〔従来の技術〕

第７図に２本発明が適用される従来の科学技術用計算機
システムの構成例を示す。

第７図において、１−０および１−１■はスカラユニソ
ト５Ｕ−０および５Ｕ−１，２はベクトルユニッ）ＶＵ
、３はベクトル実行部、４および５は乗算・加算パイプ
ラインＭＡ、７はベクトルレジスタＶＲ，８および９は
ロード・ストアパイプラインＬＯＡＤ／５ＴＯＲＥ、１
０は主記憶装置ＭＳＵ、１１はヘクトル制御部ＶＣＵ、
１２はベクトル命令管理部Ｖｉ、１３はベクトル記憶管
理部ＶＳ、１４は記憶制御部ＭＣＵである。

スカラユニット５Ｕ−０，５Ｕ−１は、各々プログラム
中の命令を順次フェッチし、スカラ命令は自身で実行し
、ベクトル命令はベクトルユニット■Ｕへ送って実行さ
せる。

ベクトルユニッ）ＶＵのベクトル制御部ＶＣＵにおいて
、ヘクトル命令管理部Ｖｉはスカラユニット５Ｕ−０，
５Ｕ−１から送出されたベクトル命令を受は取り、実行
を管理する。主記憶アクセスを行う場合は、ベクトル記
憶管理部ＶＳが起動され、アドレスが発生されて、記憶
制御部ＭＣＵを介して主記憶装置ＭＳＵへのアクセスが
行われる。

主記憶装置ＭＳＵからベクトルレジスタＶＲへのベクト
ルデータのＬＯＡＤ、およびベクトルレジスタＶＲから
主記憶装置ＭＳＵへのベクトルデータの５ＴＯＲＥの処
理は、ＬＯＡＤ／５ＴＯＲＥパイプラインを用いて行わ
れる。

一方、スカラユニット５Ｕ−０，５Ｕ−１から主記憶袋
ＷＭＳＵへのアクセスは、それぞれベクトルユニッ）Ｖ
Ｕ内の記憶制御部ＭＣＵを介して行われる。

スカラユニット５Ｕ−Ｑ、５Ｕ−１とベクトルユニット
ＶＵとは、可能な限り並列に動作することがシステムの
処理性能を高めるうえで望ましい。

しかし、プログラム中のベクトル命令あるいはスカラ命
令が、先行するベクトル命令あるいはスカラ命令の実行
結果のデータをオペランドとして使用する場合、それら
の命令間での実行順序を保証することが必要となる。こ
の制御が、ベクトルオペレーションのシリアライズ制御
である。

従来の多（のシステムでは、ベクトルオペレーションの
シリアライズ制御を、ＰＯ３ＴＯ３上びＷＡＩＴ命令を
利用して行っている。この方法は。

ＰＯ３ＴＯ３上り前に実行されるべき命令の主記憶オペ
ランドの参照が、ＷＡＩＴ命令より後で実行されるべき
命令の主記憶オペランドの参照よりも早く行われるよう
に制御するものである。このため、ＰＯ３ＴＯ３上ＷＡ
ＩＴ命令にはさまれた命令の主記憶オペランドは、ベク
トルオペレーションのシリアライズの対象から除外され
る。

従来ある１つのスカラユニットにおいて、ベクトル命令
とスカラ命令の各組み合わせでのシリアライズの保証は
次のように行われている。

（１）　　ベクトル命令−ベクトル命令間のシリアライ
ズ ａ、ＰＯ３ＴＯ３上先行するベクトルＬＯＡＤ命令の保
証 プライオリティがとれるまで。

ｂ、ＰＯ５Ｔ命令に先行するベクトル５ＴＯＲＥ命令の
保証 プライオリティがとれるまで。

（２）スカラ命令→ベクトル命令間のシリアライズａ、
ＰＯ３Ｔ命令に先行するスカラＬＯＡＤ命令の保証 もともと保証されている。

ｂ、ＰＯ３ＴＯ３上先行するスカシ５ＴＯＲＥ命令の保
証 一プライオリティがとれるまで。

（３）ベクトル命令→スカラ命令間のシリアライズａ、
ＰＯ３Ｔ命令に先行するベクトルＬＯＡＤ命令の保証 プライオリティがとれるまで。

ｂ、ＰＯ３ＴＯ３上先行するベクトル５ＴＯＲＥ命令の
保証 一スカラユニットＳＵへのバッファ・インバリデーショ
ンが全てスカラユニッ トＳＵに反映されるまで。

ここで、上記（３）のｂは、ＰＯ３ＴＯ３上先行するベ
クトル５ＴＯＲＥ命令によって主記憶装置ＭＳＵにデー
タを書き込んだ場合、スカラユニットＳＵ内のバッファ
に該当するアドレスの旧データがあれば、これらを全て
無効化するバッファ無効化アドレスの反映処理を行い、
これが終了するまでは、ＷＡＩＴ命令の後の主記憶参照
を伴うスカラ命令を実行させないことを意味している。

このバッファ無効化アドレスの反映処理はベクトルユニ
ッ）ＶＵ内の記憶制御部ＭＣＵから行われるが、従来の
記憶制御部ＭＣＵではその機構上。

ＰＯ５Ｔ命令に先行するベクトル５ＴＯＰＥ命令のバッ
ファ無効化アドレスをスカラユニソトごとに区別して処
理することができなかった。

したがっであるスカラユニットＳＵにおいてＰＯ３ＴＯ
３上先行するベクトル命令に対してＷＡＩＴ命令後のス
カラ命令のシリアライズを行おうとすれば、他のスカラ
ユニットからのベクトル５ＴＯＲＥ命令によるものも含
めてそれらのバッファ無効化アドレスも含めてそれらの
反映処理が終了するまで待たせるしかなかった。第８図
および第９図に具体例を示す。

第８図は、２つのスカラユニソト５Ｕ−０，５Ｕ−１に
おいてそれぞれＰＯ３ＴＯ３上ＷＡＩＴ命令とを用いて
シリアライズ制御を行う命令シーケンスの例を示したも
ので、ＶＳＴはベクトルＳＴＯＲＥ命令、ＬＤはスカシ
のＬＯＡＤ命令を表す。

第８図において、５Ｕ−１の命令シーケンスではＰＯ３
ＴＯ前にある■のＶＳＴが完了するまでは、ＷＡＩＴの
後にある■のＬＤは実行されず。

これらＶＳＴとＬＤとの間の主記憶参照順序は保証され
る。同様に５Ｕ−１の命令シーケンスではＰＯ３Ｔの前
にある■ないし■のＶＳＴが完了するまではＷＡＩＴの
後続命令ＬＤは実行されない。

第９図は、第８図に示されている２つの命令シーケンス
の処理例をフローで示したものである。

この第９図の例では、第８図中の５ｕ−ｏ、５Ｕ−１の
■ないし■のベクトル命令ＶＳＴは、第７図のベクトル
ユニットＶＵのベクトル命令管理部ｖＩにより、２本（
７）ＬＯＡＤ／５ＴＯＲＥパイプラインを用いて２命令
ずつ連続して並列実行制御される。そして、■ないし■
のＶＳＴが実行され、これらのバッファ無効化・アドレ
スの全てが。

記憶制御部ＭＣＵから各スカラユニソト５Ｕ−０゜５Ｕ
−１のバッファに反映された後に、５Ｕ−０のＷＡＩＴ
命令が終了し、■のＬＤが実行できた。

〔発明が解決しようとする課題〕

従来の複数のスカラユニソトをもつ情報処理システムで
は、ある１つのスカシユニットの命令シーケンスにおけ
るＰＯ３Ｔ命令の前にあるベクトル５ＴＯＲＥ命令につ
いてのバッファ無効化アドレス反映処理を、後に続く他
のスカラユニソトからのベクトル５ＴＯＲＥ命令のバッ
ファ無効化アドレス反映処理から区別して認識すること
ができなかったため、ＷＡＩＴ命令は、そのＷＡＩＴ命
令に先行する各スカシユニットからの全てのＰＯ３Ｔ命
令の前にあるベクトル５ＴＯＲＥ命令のバッファ無効化
アドレス反映処理が終了するまで。

実行を終了することができなかった。

そのため１つのスカラユニソトの命令シーケンスにおけ
るシリアライズ制御は、そのシリアライズに関係のない
他の命令シーケンスにおけるベクトル５ＴＯＲＥ命令の
処理がオーバヘッドとなり。

並列処理性能が低下するという問題があった。

本発明は、スカシユニットごとにＰＯ３Ｔ命令に先行す
るベクトル５ＴＯＲＥ命令の完了を認識できるようにし
て、他のスカシユニットの命令シーケンスの影響による
オーバヘッドをなくシ、シリアライズ制御を高速化する
ことを目的とする。

［１Ｕ１ｍを解決するための手段〕 本発明は、ベクトルユニット内のベクトル命令管理部に
、ステージ内の命令がいずれのスカシユニットからのも
のかを表示するフラグ手段とスカシユニットごとのシリ
アライズ制御手段とを設け。

また主記憶制御部に、スカシユニットごとに反映すべき
バッファ無効化アドレスの残り個数をカウントするシリ
アライズカウンタをスカシユニット対応で設けることに
より、スカシユニットごとにバッファ無効化アドレスの
反映処理の終了を認識し、シリアライズ制御を他のスカ
シユニットの処理に影響させずに実行できるようにする
。

第１図は本発明の原理的構成図である。図示されている
情報処理システムの構成は、第７図の従来例システムに
対応するものであり、共通の要素には同一の参照番号が
用いられている。

第１図において。

１−〇はスカシユニット５Ｕ−０である。

１−１はスカシユニット５Ｕ−１である。

２はベクトルユニットＶＵである。

３はベクトル実行部ＶＸＵであり、ベクトルレジスタ、
アクセスパイプライン、演算パイプラインを含む。

１０は主記憶装置ＭＳＵである。

１２はベクトル命令管理部Ｖｉであり、ベクトル命令の
デコード、発信、シリアライズなどの命令制御を行う。

１４は記憶制御部ＭＣＵであり、主記憶装置ＭＳＵに対
するアクセス要求のプライオリティ制御やアクセス制御
を行う。

１５−０．１５−１はそれぞれスカシユニット５Ｕ−０
，５Ｕ−１のバッファであり、スカラユニソ）ＳＵが主
記憶装置ＭＳＵにある命令やオペランドを効率的にアク
セスするために設けられている。

１６はステージであり、ベクトル命令のフェッチ、プリ
デコード、スタート／キューの各ステージや、ベクトル
実行部ＶＸＵのアクセスパイプラインを制御するための
Ｒｅａｄ、　Ｓ　ｔｏｒｅ、　Ｔｅｒｍｉｎａｔｅなど
の命令実行管理ステージを含む（図では簡略化して示し
である）。

１７はＰＯ３Ｔフラグであり、ＰＯ３Ｔ命令に先行する
ベクトル命令を識別するため上記した命令実行管理ステ
ージの各ステージごとに設けられる。

１８はＳＵフラグであり、５Ｕ−０，５Ｕ−１を識別す
るため命令実行管理ステージと他の必要なステージに設
けられる。

１９−０．１９−１はスカラユニット５Ｕ−０゜５ｕ−
ｉに対応するシリアライズ制御部であり。

スカラユニット５Ｕ−０，５Ｕ−１ごとにｐｏｓＴ命令
が起動されると先行する全てのベクトル命令のＰＯ３Ｔ
フラグ１７をＯＮにセットし、全てのＰＯ３Ｔフラグ１
７がＯＦＦであることにより実行終了を検出し、記憶制
御部ＭＣＵにシリアライズ起動信号を送出する。そして
記憶制御部ＭＣＵからバッファ無効化アドレス反映の終
了を示すＢ　ｉ−Ｐｅｎｄｉｎｇ信号（図示省略）を受
は取ると。

対応するスカラユニットにＷＡＩＴ命令の実行終了可能
を通知するＷＡＩＴ　　ＡＣＫ信号を送出する。

２０−０．２０−１はそれぞれＭＣＵ内に設けられた５
Ｕ−０，５Ｕ−１用のＴＡＧであり、５Ｕ−０，５Ｕ−
１のバッファ１５−０．１５−１にフェッチされている
データのアドレスを保持し。

ストア時にバッファ無効化アドレスを検出するために使
用される。

２１はバッファインバリデーション・アドレススタック
ＢｉＡＳであり、実行されたベクトル５ＴＯＲＥ命令の
バッファ無効化アドレスが格納され、順次読み出して５
Ｕ−０，５Ｕ−１のバッファ１５−０．１５−１への反
映処理が行われる。

２２−０．２１−１はシリアライズカウンタであり、そ
れぞれベクトル命令管理部Ｖｉのシリアライズ制御部１
９−０．１９−１からシリアライズ起動信号を受は取る
と、ＢｉＡＳ中の残りアドレス数をセットされる。以後
ＢｉＡＳからアドレスが読み出されてバッファ無効化の
反映処理が行われるたびに１ずつ減算され、０になった
ときシリアライズ終了信号が対応する５Ｕ−０，ＳＵｌ
に送出される。

さらにＭＣＵからＶｉに対して、シリアライズの起動後
、ＢｉＡＳが空になるまでの間ＯＮとなるＢ　ｉ　ＡＳ
　　Ｐｅｎｄｉｎｇ信号が送出される。

Ｖｉから各ＳＵに対して、ＰＯ３Ｔ命令の発信でＯＮと
なりＢｉＡＳが空、すなわちシリアライズカウンタが“
０″になるとＯＦＦとなるＰＯ３Ｔ　　Ｐ　ｅｎｄｉｎ
ｇ信号が送出される。

Ｖｉから各ＳＵに対して、ＷＡＩＴ命令の発信でＯＮと
なるＷＡＩＴ　　ＡＣＫ信号が送出される。

〔作用〕

第１図において、スカラユニット５Ｕ−０，５Ｕ−１は
、それぞれ独立に動作し、命令シーケンス中でベクトル
命令を検出すると、ベクトル実行部）ＶＵに処理を依頼
する。

ヘクＩ・ルユニットＶＵ内のベクトル命令管理部Ｖｉで
は、入力されたベクトル命令は複数のステージ１６中を
順次流れ、それぞれのステージで定められている制御を
行う。各ステージは、連続的に入力された複数のベクト
ル命令を並行して制御することができる。

順次のステージは、ベクトル命令の人力（フェッチ）、
プリデコードによるベクトル命令の識別。

命令実行を開始させるためのスタート／キューベクトル
実行部ＶＸＵの対応するパイプラインの命令実行管理を
それぞれ制御するようになっている。

ベクトル命令が５Ｕ−０と５Ｕ−１のいずれから入力さ
れたものであるかにしたがって、ＳＵフラグＳＵＦに°
“０°“または“１”がセットされる。

またステージ１６の前段に設けられるプリデコードステ
ージ（図示省略）でＰＯ３Ｔ命令が検出されると、その
ＰＯ３，Ｔ命令を送出したスカラユニットに対応するシ
リアライズ制御部（１９−０゜１９−１）が起動される
。

起動されたシリアライズ制御部は、ステージ１６中の命
令実行管理ステージに存在する有効なベクトル命令の中
で自己のスカラユニットに属する全てのもののＰＯ３Ｔ
フラグＰＯ３をＯＮにセットする。つまり、ＰＯ３Ｔ命
令を発したスカラユニットの命令シーケンス中でＰＯ３
Ｔ命令に先行した全てのベクトル命令に標識を付ける。

次にシリアライズ制御部は、自己のスカラユニットのＳ
ＵフラグＳＵＦをもつ各ステージのＰＯ３ＴフラグＰＯ
３を監視し、それが全てＯＦＦとなったとき、シリアラ
イズ起動信号を記憶制御部ＭＣＵに送出する。

記憶制御部ＭＣＵは、５Ｕ−０，５Ｕ−１の各バッファ
１５−０．１５−１の内容に対応するＴＡＧ２０−０．
２０−１をそなえている。

バッファ１５−０．１５−１は、いわゆるストアスル一
方式で動作する。そのためＴＡＧ２００．２０−１には
、それぞれ対応するスカラユニット５Ｕ−０，５Ｕ−１
が命令あるいはオペランドをフェッチしたときのアドレ
スが登録され、そしてベクトルユニットＶＵがストアを
行うときは。

そのストアアドレスを用いて参照される。このストアア
ドレスによる参照で一致するアドレスが検出されれば、
そのＴＡＧに対応するスカラユニット内のバッファに無
効にすべき旧データが存在することを意味するため、そ
のアドレスをバッファ無効化アドレスとして、バッファ
インバリデーション・アドレススタックＢｉＡＳに一時
的に保持する。

ＢｉＡＳのバッファ無効化アドレスは逐次読み出され、
対応するスカラユニットへ送出される。

前述したＶｉから出力されるシリアライズ起動信号は、
ＰＯ３Ｔ命令に先行する全てのベクトル５ＴＯＲＥ命令
ＶＳＴのバッファ無効化アドレスがＢｉＡＳに格納済み
となるタイミングで行われる。したがってこの時点でＢ
ｉＡＳに残っているバッファ無効化アドレスの反映処理
が全て終了したときがシリアライズ終了となる。

このためシリアライズ制御すべきスカラユニ・ントに対
応するシリアライズカウンタ２２−０゜２２−１の一方
にこのＢｉＡＳ内の残りアドレス数をプリセットし、Ｂ
ｉＡＳからアドレスが読み出されるごとにカウントダウ
ンして、“０“になったときシリアライズ終了信号を対
応するスカラユニットへ送出する。またこのときＶｉに
対してＢ　ｉ　Ａ　Ｓ　　Ｐ　ｅｎｄｉｎｇのＯＦＦが
通知される。

シリアライズ制御部１９−０．１９−１は、ＷＡＩＴ命
令を発信（命令実行管理ステージへ入力）したとき、依
頼元のスカラユニ・ントにＷＡＩＴ　　ＡＣＫのＯＮを
通知し、またＢｉＡＳ　　ＰｅｎｄｉｎｇがＯＦＦにな
ると、　　ＰＯ３Ｔ　　ＰｅｎｄｉｎｇのＯＦＦを同じ
スカラユニットに通知する。

スカラユニットでは、ＷＡＩＴ　　ＡＣＫのＯＮとＰ　
ＯＳ　Ｔ　　ＰｅｎｄｉｎｇのＯＦＦを検出すると、Ｗ
ＡＩＴ命令によりインクロックされていた後続命令の実
行を開始する。

第２図は、第８図の命令シーケンス例を本発明方式で実
行した場合の処理フローである。第９図に示されている
従来方式による処理方式に（らべて、スカラユニット５
Ｕ−０における命令ＬＤの実行タイミングが大幅に早期
化されていることが判る。

〔実施例〕

第３図は本発明の１実施例システムの構成図である。

第３図において、１−０．１−１はスカラユニット５Ｕ
−０，５Ｕ−１，２はベクトルユニットＶＵ、１２はベ
クトル命令管理部Ｖｉ、１４は記憶制御部ＭＣＵであり
、第１図に示されている構成と同じである。

次に第３図のブロック間に矢線で示される信号■ないし
■について説明する。

■ニジリアライズ起動信号（■ｉ−＋ＭＣＵ）ＰＯ３Ｔ
命令に先行するすべての５ＴＯＲＥ命令が、すべてＢｉ
ＡＳに入ったことが保証できるタイミングで、ｖｉから
ＭＣＵに送る。

■：ＢｉＡＳ　　Ｐｅｎｄｉｎｇ信号（ＭＣＵ−＋Ｖｉ
）−シリアライズ起動信号によりシリアライズを起動さ
れてから、ＢｉＡＳが空になるまでＯＮとなる。

■、■’　　：ＰＯ３Ｔ　　Ｐｅｎｄｉｎｇ信号（Ｖｉ
−＋ＳＵＯ，５Ｕ−１） −ＰＯ３Ｔ命令の発信でＯＮとなる、ＰＯＳＴ命令に先
行するすべての５ＴＯＲＥ命令にょるＢｉＡＳのバッフ
ァ無効化アドレスが空になり。

かつＰＯ５Ｔ命令に先行するすべての５ＴＯＲＥ命令の
プライオリティがとれるとＯＦＦになる。

■、■′　ニジリアライズ終了信号（ＭＣＵ−＋５Ｕ−
Ｏ，５Ｕ−１） −ＢｉＡＳが空になったところで、ＭＣＵからＳＵに送
る。ＳＵでは、この信号により、バッファインバリデー
ションＢｉを行う。

（その期間、ＣＰＵＡＣＫをＩＮＨＩＢＩＴする。） ■、■’　　：ＷＡＩＴ　　ＡＣＫ信号（Ｖｉ−＋ＳＵ
Ｏ，５Ｕ−１） ＷＡＩＴ命令の発信でＯＮとなる。ＳＵでは。

この信号の後Ｐ　ＯＳ　Ｔ　　Ｐｅｎｄｉｎｇ信号がＯ
ＦＦになるまで、命令をインクロックとする。

第４図にベクトル命令管理部Ｖｉの実施例構成を示し、
第５図にそのうちのシリアライズ制御部の出力論理回路
の一部を示す。

第４図において、１６はステージ、１９−０゜ｌ９−１
はシリアライズ制御部、２３は命令発信制御部である。

またＦＯ，Ｆｌは命令フェッチステージであり。

それぞれ５Ｕ−０，５Ｕ−１からベクトル命令を受は取
る入口となる。

Ｐばプリデコードステージであり、ベクトル命令のデコ
ードや例外ヂエツクを行う。

Ｑはスタート／キューステージであり、ベクトル命令の
発信を行う。

Ｒ，Ｓ、Ｔはアクセス命令用の命令実行管理ステージで
あり、そのうちＲはＲｅａｄステージ、ＳはＳ　ｔｏｒ
ｅステージ、ＴはＴｅｒｍｉｎａｔｅステージである。

他のベクトル命令のための命令実行管理ステ−ジは図示
省略されている。

Ｕは命令終了ステージである。

上記各ステージは全てＶＡＬｉ、Ｄフラグをもち。

さらにＲ，Ｓ、ＴステージにばＰＯ３ＴフラグＰＯ３が
、またＰ、Ｑ、Ｒ，Ｓ、ＴステージにはＳＵフラグＳＵ
Ｆが付加されている。

命令発信制御部２３は、ＰＯ３Ｔ命令またはＷＡＩＴ命
令が、スタート／キューステージＱから命令実行管理ス
テージへ発信されたとき、シリアライズ制御部１９−０
あるいは１９−１にｐｏｓＴ　　５ＴＡＲＴまたはＷＡ
ＩＴ　　５ＴＡＲＴを送出する。

シリアライズ制御部１９−０．１９−１は、ＰＯ５Ｔ　
　５ＴＡＲＴ、ＷＡＩＴ　　５ＴＡＲＴ、Ｂｉ　Ａ　Ｓ
　　Ｐ　ｅｎｄｉｎｇの各信号と、Ｒ，Ｓ、Ｔ各ステー
ジのＰＯ３ＴフラグＰＯ３とＶＡＬ　ｉ　Ｄフラグ■の
ＡＮＤ出力とを人力として、一定の論理にしたがいＰＯ
３Ｔフラグセット、　　ＰＯ３Ｔ　　Ｐｅｎｄｉｎｇ、
ＷＡＩＴ　　ＡＣＫ、　シリアライズ起動の各信号を出
力する。

第５図は、シリアライズ制御部１９−０．１９−１内の
論理の一部を示したもので９図（ａ）はＰＯ３Ｔ　　Ｐ
　ｅｎｄｉｎｇの出力論理１図（ｂｌはシリアライズ起
動の出力論理をそれぞれ示している。

５Ｕ−０あるいは５Ｕ−１からのＰＯ３Ｔ命令の５ＴＡ
ＲＴ　（発信）により、命令発信制御部２３からＰＯ３
Ｔ　　５ＴＡＲＴが送出されると。

起動される側のシリアライズ制御部１９−０あるいは１
９−１は、命令実行管理ステージのＶＡＬｉＤフラグＶ
がＯＮのステージのＰＯ３ＴフラグＰＯ８をＯＮにする
と共に、対応するＳＵに対するＰ　ＯＳ　Ｔ５Ｐ　ｅｎ
ｄｉｎｇ信号をＯＮにする。

命令実行管理ステージのＰＯ３ＴフラグがすべてＯＦＦ
になったところで、起動されているシリアライズ制御部
１９−０あるいは１９−１は９ＭＣＵにシリアライズ起
動信号を送る。

その後ＷＡ　Ｉ　Ｔ命令が発信され、命令発信制御部２
３がＷＡＩＴ　　５ＴＡＲＴを送出すると、シリアライ
ズ制御部１９−０あるいは１９−１はＷＡＩＴ　　ＡＣ
Ｋ信号を５Ｕ−０あるいはＳＵ−１に返す。５Ｕ−０，
５Ｕ−１では、この信号とＰＯＳ　Ｔ　　Ｐ　ｅｎｄｉ
ｎｇとの一致をとった信号で、後続の主記憶参照スカラ
命令をインクロックする。

ＭＣＵから送られる１３　ｉ　Ａ３　　Ｐｅｎｄｉｎｇ
が叶Ｆになったところで、シリアライズ制御部１９−０
あるいは１９−１は、　　ＰＯ３Ｔ　　Ｐｅｎｄｉｎｇ
をＯＦＦにし、５Ｕ−０あるいは５Ｕ−１ではインクロ
ックを解除する。

第６図に、記憶制御部ＭＣＵの実施例構成を示す。

ＭＣＵはＡ、Ｂ、Ｃ，Ｄの４本のボートをもち。

並列制御を行う。ここでは各ボートをＡのボートで代表
させて説明する。

第６図において。

２４は、ストアアドレス・スタック５ＴＡＳである。

２５は、セレクタ５ＥＬ−１である。

２６は、バッファインバリデーション・ルジスタＢ１１
Ｒである。

２７−０．２７−１は、タグレジスタＴＡＧＲ０、ＴＡ
ＧＲ−１である。

２８−０．２Ｅｌ−１は、ＲＡＭで構成されたタグＴＡ
Ｇである。

２９−０．２１−１は、−数回路である。

３０は、バッファインバリデーション・２レジスタＢ１
２Ｒである。

３１−０．３１−１は、マツチフラグＭＡＴＣＨ−０，
ＭＡＴＣＨ−１である。

３２は、バッファインバリデーション・アドレススタッ
クＢｉＡＳである。

３３は、インプットポインタＩＮＱ　　Ｃ０ＵＮＴであ
る。

３４は、アウトプットポインタ０ＵＴＱ　　Ｃ０ＵＮＴ
である。

３５は、減算回路である。

３６−０．３６−１は、シリアライズカウンタＣ０ＵＮ
Ｔ−０，Ｃ０ＵＮＴ−１である。

３７−０．３７−１は、セレクタ５ＥＬ−２である。

３Ｂ−０，３８−１は、バッファインバリデーシヨン・
アドレスレジスタＢｉＡＲ−０，ＢｉＡＲ−１である。

３９−０．３９−１は、“′０°゛検出回路である。

５ＴＡＳはＶＵ側のストアアクセス時にアドレスをたく
ねえるためのレジスタであり、５ＥＬｌは５ＴＡＳの出
力とＳＵからの登録アドレスを選択する回路である。

Ｂ１１Ｒは、５ＥＬ−１の出力を受は取るレジスタであ
る。Ｂ１１Ｒと並列のＴＡＧＲ−０，ＴＡＧＲ−１は、
それぞれ５Ｕ−０，５Ｕ−１のＴＡＧ用のレジスタであ
り、ＶＵからのストアアクセス時は、ＴＡＣ；用の参照
アドレスを示し、ＳＯＯ，５Ｕ−１からのフェッチアク
セス時はＴＡＧ用の登録アドレス及び登録データを示し
ている。

−数回路２９−０．２９−１はＶＵからのストアアクセ
ス時に、Ｂ１１ＲからのアドレスとＴＡＧ２Ｂ−０，２
８−１の各アドレスとを比較する回路であり、その出力
はそれぞれＭＡＴＣＨフラグＭＡＴＣＩ（−０，ＭＡＴ
ＣＨ−１を経由してＢ１Ａｓに書き込まれる。

ＢｉＡＳの下のＩＮＱ　　Ｃ０ＵＮＴは、ＭＡＴＣＨ−
０，ＭＡＴＣＨ−１がＢｉＡＳに書き込まれた回数を示
し、０ＵＴＱ　　Ｃ０ＵＮＴはＢｉＡＳから読み出され
た回数を示している。減算回路３５は、ＩＮＱ　　Ｃ０
ＵＮＴの値から０ＵＴＱＣＯＵＮＴの値を引き、ＢｉＡ
Ｓの中に残っているフラグ（アドレス）の個数を求める
。

Ｖｉのシリアライズ制御部１１−０．１９−１（第４図
）からのシリアライズ起動信号を受は取ると、ＢｉＡＳ
の中に残っている個数を対応するシリアライズカウンタ
Ｃ０ＵＮ’ｒ”−０あるいはＣ０ＵＮＴ−１にセットＬ
、ＢｉＡＳからアドレスが読み出されるたびにそのシリ
アライズカウンタの値を１ずつ減算し、値が°゛００パ
ったことを“０パ検出回路で検出して、シリアライズ終
了信号をＳＵに対して送出する。

また“０゛検出路３９−０あるいは３９−１は、シリア
ライズ起動信号による起動がかかってから、ＢｉＡＳの
値が０°″になるまで、ｖｉに対してＢｉＡＳ　　Ｐｅ
ｎｄｉｎｇ信号を送出する。

〔発明の効果〕

本発明によるシリアライズ制御では、スカラユニットご
とにＰＯ３Ｔ命令に先行するベクトル５ＴＯＲＥ命令の
完了のみを区別して認識するため。

他のスカラユニットからのベクトル５ＴＯＲＥ命令によ
るＷＡＩＴ命令のオーバーヘッドをなくすことができ、
各スカラユニットＳＵにおける処理効率が向上するとと
もに、ベクトルユニットＶＬＩとの並列処理性能も改善
される。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明のシリ
アライズ制御方式に基づく処理フロー図。 第３図は本発明の１実施例システムの構成図、第４図は
ベクトル命令管理部の実施例構成図、第５図は第４図中
のシリアライズ制御部の一部の出力論理回路図、第６図
は記憶制御部の実施□例構成図。 第７図は従来の科学技術用計算機システムの構成図、第
８図はＰＯ３Ｔ／ＷＡＴＴを用いてシリア２２−０．２
２−１７シリアライズカウンタライズを行った命令シー
ケンス例の説明図、第９図は第８図の命令シーケンス例
についての従来のシリアライズ制御方式に基づく処理フ
ロー図である。 第１図中 １−０．　１−ｔニスカラユニット５Ｕ−０，Ｓ２：ベ
クトルユニットＶＵ ３：ベクトル実行部ＶＸＵ １０：主記憶装置ＭＳＵ １２：ベクトル命令管理部Ｖｉ １４：記憶制御部ＭＣＵ １５−０．１５−１：バッファ １６：ステージ １７　：　ＰＯ３ＴフラグＰＯ３ １８：ＳＵフラグ５ＵＦ １９−０．１９−１ニジリアライズ制御部２０−０．２
０−１　：ＴＡＧ ２１：パンファインバリデーション・アドレススタック
ＢｉＡＳ

Claims (1)

1. 【特許請求の範囲】 主記憶装置（１０）と、複数のスカラユニット（１−０
   、１−１）と、各スカラユニットから依頼されるベクト
   ル命令を処理するベクトルユニット（２）とを備え、Ｐ
   ＯＳＴ命令およびＷＡＩＴ命令を用いて命令実行のシリ
   アライズを行う機能を備えた情報処理システムにおいて
   、 ベクトルユニット（２）はベクトル命令管理部（１２）
   および記憶制御部（１４）を含み、ベクトル命令管理部
   （１２）は、入力されたベクトル命令を依頼元のスカラ
   ユニットごとに区別して管理するフラグ手段（１８）お
   よびシリアライズ制御手段（１９−０、１９−１）を有
   し、また記憶制御部（１４）は、スカラユニットごとに
   反映すべきバッファ無効化アドレスの残り個数をカウン
   トするシリアライズカウンタ（２２−０、２２−１）を
   スカラユニット対応でもつことにより、ＰＯＳＴ命令に
   先行するベクトル命令の終了をスカラユニット対応で認
   識し、シリアライズ制御を行うことを特徴とする命令実
   行のシリアライズ制御方式。