JPH02110954A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPH02110954A JPH02110954A JP26314588A JP26314588A JPH02110954A JP H02110954 A JPH02110954 A JP H02110954A JP 26314588 A JP26314588 A JP 26314588A JP 26314588 A JP26314588 A JP 26314588A JP H02110954 A JPH02110954 A JP H02110954A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- integrated circuit
- logical
- gate
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、スタンダードセル方式の半導体論理集積回路
に関する。
に関する。
（従来の技術）
Ｓｉ集積回路のうち、一般ユーザーからの要求に応じて
設計されるセミカスタム方式の集積回路には、ゲートア
レイ方式、スタンダードセル方式、スーパーインテグレ
ーション方式等がある。
設計されるセミカスタム方式の集積回路には、ゲートア
レイ方式、スタンダードセル方式、スーパーインテグレ
ーション方式等がある。
なかでもスタンダードセル方式は、ゲートアレイ方式と
比べて１００％のセル使用率が得られる、未使用の配線
トラックがないため高集積化できる、従ってまたチップ
面積を小さくできるため配線長が短くなり負荷が小さく
なる、歩留りが高い、等の利点を有する。
比べて１００％のセル使用率が得られる、未使用の配線
トラックがないため高集積化できる、従ってまたチップ
面積を小さくできるため配線長が短くなり負荷が小さく
なる、歩留りが高い、等の利点を有する。
一方、ＧａＡｓ集積回路においても、Ｓｉ集積回路のス
タンダードセル方式の影響を受けながら近年この方式に
よる集積回路の開発が進められるようになっている。ス
タンダードセル方式のＧａＡｓ論理集積回路は、スタン
ダードセル方式自身の持つ長所と、高移動度による高速
性というＧａＡｓ素子の長所を合わせ持つ優れた回路方
式スタンダードセル方式は、セルの高さの揃え方によっ
て、ポリセル方式とビルディングブロック方式とに分け
られる。ポリセル方式は、ある一定の高さになるように
セルを設計する方式であり、セルが異なっても幅だけが
異なるようにする。ビルディングブロック方式は、セル
の高さがセルにより異なる方式で、設計の自由度が高く
、面積。
タンダードセル方式の影響を受けながら近年この方式に
よる集積回路の開発が進められるようになっている。ス
タンダードセル方式のＧａＡｓ論理集積回路は、スタン
ダードセル方式自身の持つ長所と、高移動度による高速
性というＧａＡｓ素子の長所を合わせ持つ優れた回路方
式スタンダードセル方式は、セルの高さの揃え方によっ
て、ポリセル方式とビルディングブロック方式とに分け
られる。ポリセル方式は、ある一定の高さになるように
セルを設計する方式であり、セルが異なっても幅だけが
異なるようにする。ビルディングブロック方式は、セル
の高さがセルにより異なる方式で、設計の自由度が高く
、面積。
速度等の最適設計ができるが反面、レイアウトが難しい
。一般には、レイアウトがしやすく比較的短期間に設計
できるポリセル方式が多く用いられる。
。一般には、レイアウトがしやすく比較的短期間に設計
できるポリセル方式が多く用いられる。
ところで、スタンダードセル方式のセルライブラリを構
成するセルには、インバータやＮＯＲゲートなど単一ゲ
ートからなるものと、フリップフロップやラッチ回路等
の複数ゲートからなるものとがある。ポリセル型では前
述のように各々のセルを設計するにはセルの高さを揃え
ることが必要である。単一ゲートのセルは構成素子数が
数個に限られるから、高さは自ずと決まる。複数ゲート
からなるセルを設計する場合には、次の二通りが考えら
れる。
成するセルには、インバータやＮＯＲゲートなど単一ゲ
ートからなるものと、フリップフロップやラッチ回路等
の複数ゲートからなるものとがある。ポリセル型では前
述のように各々のセルを設計するにはセルの高さを揃え
ることが必要である。単一ゲートのセルは構成素子数が
数個に限られるから、高さは自ずと決まる。複数ゲート
からなるセルを設計する場合には、次の二通りが考えら
れる。
第４図（ａ）（ｂ）は、−例としてインバータＩＮＶと
Ｄ型フリップフロップＤＦＦの関係からＤＦＦの二通り
の設計法を示している。（ａ）は、単一ゲートであるイ
ンバータＩＮＶのセル高さに合わせて、ＤＦＦのセル高
さを設計する方法である。（ｂ）は、ＤＦＦにとって面
積や速度が最適になるようにその幅と高さを決め、単一
ゲートであるインバータＩＮＶのセル高さをこれに合わ
せる方法である。（ｂ）の方法では、斜線で示したよう
に単一ゲートにとって何にも使えない余分な領域（デッ
ドスペース）ができる。
Ｄ型フリップフロップＤＦＦの関係からＤＦＦの二通り
の設計法を示している。（ａ）は、単一ゲートであるイ
ンバータＩＮＶのセル高さに合わせて、ＤＦＦのセル高
さを設計する方法である。（ｂ）は、ＤＦＦにとって面
積や速度が最適になるようにその幅と高さを決め、単一
ゲートであるインバータＩＮＶのセル高さをこれに合わ
せる方法である。（ｂ）の方法では、斜線で示したよう
に単一ゲートにとって何にも使えない余分な領域（デッ
ドスペース）ができる。
デッドスペースを持たないという観点から見れば、（ａ
）の方がよいのは明らかであるが、これはセル設計者に
とっては負担が大きい。
）の方がよいのは明らかであるが、これはセル設計者に
とっては負担が大きい。
また、ルータについて、特にセルを横切るスルーパスに
ついて第４図（ａ）（ｂ）のＤＦＦセルを比較して見る
。ＧａＡｓ集積回路においては普通セル内のスルーバス
許容領域を余り設けない。
ついて第４図（ａ）（ｂ）のＤＦＦセルを比較して見る
。ＧａＡｓ集積回路においては普通セル内のスルーバス
許容領域を余り設けない。
これは、スルーパスがセル領域内のゲーｉ・上を通過す
ることにより生じるクロスオーバー容量によって多大の
遅延が生じるのを避けるためである。
ることにより生じるクロスオーバー容量によって多大の
遅延が生じるのを避けるためである。
そこでスルーが必要な場合はスルーパス専用のセル（ス
ルーセル）を設ける方法がとられる。
ルーセル）を設ける方法がとられる。
第５図（ａ）（ｂ）は、幅の大きいセル（例えば第４図
（ａ）のＤＦＦセル）とこれより幅の小さいセル（例え
ば第４図（ｂ）のＤＦＦセル）の場合のスルーパスの様
子を示している。幅が大きいとスルーパスにとっては禁
止領域が大きく見えてしまい、非常に配線を通過させに
くい。その結果効率よい配線ができず、結果的に平均配
線長が長くなってしまう。これに対して幅の小さい方は
禁止領域が小さく見えるから、スルーパスが発生し易く
、ルータの効率はよい。
（ａ）のＤＦＦセル）とこれより幅の小さいセル（例え
ば第４図（ｂ）のＤＦＦセル）の場合のスルーパスの様
子を示している。幅が大きいとスルーパスにとっては禁
止領域が大きく見えてしまい、非常に配線を通過させに
くい。その結果効率よい配線ができず、結果的に平均配
線長が長くなってしまう。これに対して幅の小さい方は
禁止領域が小さく見えるから、スルーパスが発生し易く
、ルータの効率はよい。
以上をまとめると、第４図（ａ）（ｂ）の方式はそれぞ
れ一長一短があるが、一般には第４図（ｂ）に示すよう
に複数ゲートのセルを先ず最適設計し、これに単一ゲー
トのセル高さを揃える方法を採っていた。従ってデッド
スペースが生じるという問題が残る。
れ一長一短があるが、一般には第４図（ｂ）に示すよう
に複数ゲートのセルを先ず最適設計し、これに単一ゲー
トのセル高さを揃える方法を採っていた。従ってデッド
スペースが生じるという問題が残る。
（発明が解決しようとする課題）
以上のように従来のスタンダードセル方式のＧａＡｓ論
理集積回路では、セル領域内にデッドスペースが残り、
十分に高集積化できない、という問題があった。
理集積回路では、セル領域内にデッドスペースが残り、
十分に高集積化できない、という問題があった。
本発明は、この様な問題を解決したスタンダードセル方
式の半導体論理集積回路を提供することを目的とする。
式の半導体論理集積回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明においては、セルライブラリに登録されるセルと
して、一つのセルのなかに複数の論理ゲートが互いに独
立の機能を持って含まれるようなセルを用意し、この様
なセルを用いて論理集積回路を構成することを特徴とす
る。
して、一つのセルのなかに複数の論理ゲートが互いに独
立の機能を持って含まれるようなセルを用意し、この様
なセルを用いて論理集積回路を構成することを特徴とす
る。
（作用）
従来デッドスペースが生じるような単一論理ゲートのセ
ルについては、そのデッドスペースを埋めるように別の
論理ゲートを配置して新たにセルとして登録し、これを
用いることにより、チップ面積を有効利用した高集積化
論理回路を得ることができる。また従来デッドスペース
となった領域にも論理ゲートがあり、これが有効利用さ
れるから、平均配線長も短くなり、高速動作も可能にな
る。
ルについては、そのデッドスペースを埋めるように別の
論理ゲートを配置して新たにセルとして登録し、これを
用いることにより、チップ面積を有効利用した高集積化
論理回路を得ることができる。また従来デッドスペース
となった領域にも論理ゲートがあり、これが有効利用さ
れるから、平均配線長も短くなり、高速動作も可能にな
る。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）（ｂ）は、一実施例にかかるスタンダード
セル方式のＧａＡｓ論理集積回路の中の、インバータ（
以下、ＩＮＶ）と２人力Ｎ０Ｒ（以下、Ｎ０Ｒ２）を組
合わせて作ったセルを示すものである。（ａ）は模式的
な構成図であり、（ｂ）は実際のパターンである。ＩＮ
ＶとＮ０Ｒ２の二つの論理ゲートは、図示のようにセル
内で同じ幅の領域に並んで、即ちスルーパス方向に並ん
で配置され、セル幅に対して直角に走るトラック領域（
Ａ−Ｂ）を共用した形となっている。但しＩＮＶとＮ０
Ｒ２の入力端子１１〜１３．出力端子２８．２□は各々
独立したトラックに独立に導出されている。つまりＩＮ
ＶとＮ０Ｒ２は自動レイアウトを行う時に、互い独立の
機能を持つ。
セル方式のＧａＡｓ論理集積回路の中の、インバータ（
以下、ＩＮＶ）と２人力Ｎ０Ｒ（以下、Ｎ０Ｒ２）を組
合わせて作ったセルを示すものである。（ａ）は模式的
な構成図であり、（ｂ）は実際のパターンである。ＩＮ
ＶとＮ０Ｒ２の二つの論理ゲートは、図示のようにセル
内で同じ幅の領域に並んで、即ちスルーパス方向に並ん
で配置され、セル幅に対して直角に走るトラック領域（
Ａ−Ｂ）を共用した形となっている。但しＩＮＶとＮ０
Ｒ２の入力端子１１〜１３．出力端子２８．２□は各々
独立したトラックに独立に導出されている。つまりＩＮ
ＶとＮ０Ｒ２は自動レイアウトを行う時に、互い独立の
機能を持つ。
３は接地（ＧＮＤ）配線、４は電源（ＶＤ ｏ ）配線
である。
である。
第１図（ｂ）の実際のパターンは、ショットキーゲート
型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いたＤＣ
ＦＬ回路を用いて示している。
型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いたＤＣ
ＦＬ回路を用いて示している。
ＤＣＦＬ回路はＥ／Ｄインバータであり、ここでは、Ｅ
タイプＭＥＳＦＥＴ−１１，，１１２および１１３は、
ゲート幅２０μｍ、ゲート長１．５ｐｍとし、Ｄタイプ
ＭＥＳＦＥＴ−１２１１２２はゲート長１．５μｍ、ゲ
ート幅１０μ扉としている。配線は二層配線であり、第
１層配線を入出力端子への信号線に、第２層配線を接地
線および電源線にそれぞれ用いている。セルの大きさは
、高さ１３０μｍ２幅５０μｍとなった。
タイプＭＥＳＦＥＴ−１１，，１１２および１１３は、
ゲート幅２０μｍ、ゲート長１．５ｐｍとし、Ｄタイプ
ＭＥＳＦＥＴ−１２１１２２はゲート長１．５μｍ、ゲ
ート幅１０μ扉としている。配線は二層配線であり、第
１層配線を入出力端子への信号線に、第２層配線を接地
線および電源線にそれぞれ用いている。セルの大きさは
、高さ１３０μｍ２幅５０μｍとなった。
一方、同じ大きさのＤＣＦＬインバータを用いてＤＦＦ
セルを最適設計したところ、セルの大きさは高さ１８０
μｍ９幅１３０μｍとなった。
セルを最適設計したところ、セルの大きさは高さ１８０
μｍ９幅１３０μｍとなった。
第１図（ｃ）は、このＤＦＦセルと第１図（ａ）（ｂ）
の組合わせセルをレイアウトしたセル列を示している。
の組合わせセルをレイアウトしたセル列を示している。
このとき生じるデッドスペースは、（１８０ａｍ−１３
０μ７ｒ１．） ｘ５０μｍ−２５００μｍ２であった
。
０μ７ｒ１．） ｘ５０μｍ−２５００μｍ２であった
。
これに対して第３図は、それぞれ別々になっているＩＮ
ＶセルとＮ０Ｒ２セルを用いて、これと前述のＤＦＦセ
ルとを組合わせてセル列を構成した場合である。ＩＮＶ
セルは高さ６０μｍ１幅３５ａｍであり、Ｎ０Ｒ２セル
は高さ１００μｍ。
ＶセルとＮ０Ｒ２セルを用いて、これと前述のＤＦＦセ
ルとを組合わせてセル列を構成した場合である。ＩＮＶ
セルは高さ６０μｍ１幅３５ａｍであり、Ｎ０Ｒ２セル
は高さ１００μｍ。
幅４０μｍである。このとき生じたデッドスペースは、
（１８０ｐｍ−１００、ｃｚｍ） ×４０ｕｍ＋（１８
０μｍ−００μｍ） Ｘ３５μｍ−７４００μ７ｎ、２
であった。これは、本発明の実施例により得られた第１
図（Ｃ）の場合のデッドスペースに比べて約３倍の大き
さである。
０μｍ−００μｍ） Ｘ３５μｍ−７４００μ７ｎ、２
であった。これは、本発明の実施例により得られた第１
図（Ｃ）の場合のデッドスペースに比べて約３倍の大き
さである。
本発明を適用したスタンダードセル方式により、１６：
１マルチプレクサを設計した。ゲート数３５０で、ＬＡ
ＴＣＨ／ＭＵＸ／カウンタで構成されている。得られた
マルチプレクサは、チップサイズ３．５＋＋＋ｍ口で、
性能は１．５ＧＨｚ／ＩＷであった。従来方式で設計し
た場合、チップサイズは４．Ｏｎ口となり、面積は約１
．３倍になった。
１マルチプレクサを設計した。ゲート数３５０で、ＬＡ
ＴＣＨ／ＭＵＸ／カウンタで構成されている。得られた
マルチプレクサは、チップサイズ３．５＋＋＋ｍ口で、
性能は１．５ＧＨｚ／ＩＷであった。従来方式で設計し
た場合、チップサイズは４．Ｏｎ口となり、面積は約１
．３倍になった。
これは主にデッドスペースの相違による。また性能は１
．４ＧＨｚ／ＩＷであった。これは、平均配線長の相違
の結果である。
．４ＧＨｚ／ＩＷであった。これは、平均配線長の相違
の結果である。
以上のようにこの実施例によれば、デッドスペースを減
らしてチップ面積を有効利用して高集積化を図った高性
能の論理集積回路を得ることができる。
らしてチップ面積を有効利用して高集積化を図った高性
能の論理集積回路を得ることができる。
なお実施例では、単一論理ゲートであるインバータとＮ
ＯＲゲートを組合わせて一つのセルとする場合を説明し
たが、他の単一ゲートの組合わせを任意に選んで同様の
セルを構成することにより、同様の効果を得ることがで
きる。例えば、インバータＩＮＶとバッファインバータ
（ＢＩＮＶ）。
ＯＲゲートを組合わせて一つのセルとする場合を説明し
たが、他の単一ゲートの組合わせを任意に選んで同様の
セルを構成することにより、同様の効果を得ることがで
きる。例えば、インバータＩＮＶとバッファインバータ
（ＢＩＮＶ）。
２人力ＮＯＲゲー） （ＮＯＲ２）とＢＩＮＶ。
Ｎ０Ｒ２と２人力ＮＯＲゲート（ＮＡＮＤ２ ）などの
組合わせでもよい。更にそれらの組合わせでも未だデッ
ドスペースが生じる場合には、単一ゲートの中で最もパ
ターン面積が小さいインバー夕を更に追加して登録し、
なるべくデッドスペースを小さくする工夫をするとよい
。
組合わせでもよい。更にそれらの組合わせでも未だデッ
ドスペースが生じる場合には、単一ゲートの中で最もパ
ターン面積が小さいインバー夕を更に追加して登録し、
なるべくデッドスペースを小さくする工夫をするとよい
。
第２図は、そのような実施例を第１図（ｃ）に対応させ
て示す。この実施例では第１図（ｃ）に対して更にタイ
ミング調整用インバータ２０が追加されている。インバ
ータは信号を反転するという機能の他に、各信号のタイ
ミンク調整のための遅延回路としての機能をもつ。レイ
アウト設計後の論理シミュレーションでタイミングが合
わずに誤動作するという現象は大規模化したＡＳＩＣは
ど起り易い。従ってこのｔ、策なインバータ２０がある
と、レイアウト設計をし直すことなく、タイミングを調
整することができる。
て示す。この実施例では第１図（ｃ）に対して更にタイ
ミング調整用インバータ２０が追加されている。インバ
ータは信号を反転するという機能の他に、各信号のタイ
ミンク調整のための遅延回路としての機能をもつ。レイ
アウト設計後の論理シミュレーションでタイミングが合
わずに誤動作するという現象は大規模化したＡＳＩＣは
ど起り易い。従ってこのｔ、策なインバータ２０がある
と、レイアウト設計をし直すことなく、タイミングを調
整することができる。
先の実施例のＩＮＶとＮ０Ｒ２の組合わせの場合デッド
スペースが２５０μｍ２であり、これに更にインバータ
２０を追加した場合、セル寸法は高さ１７０μｍ１幅６
０μｍとなり、前述のＤＦＦセルと並べた場合に生じる
デッドスペースは、 （１８０ｔｔｍ−１７０μｍ） ｘｃｏμｍ−ｅｏｏ
μｍ２であり、デッドスペースを非常に小さいもの
とすることができた。この様に、全セルのなかで最も小
さいセルであるインバータをタイミング調整用として空
きスペースに挿入することで、ＬＳＩの面積の一層の有
効利用が図られる。
スペースが２５０μｍ２であり、これに更にインバータ
２０を追加した場合、セル寸法は高さ１７０μｍ１幅６
０μｍとなり、前述のＤＦＦセルと並べた場合に生じる
デッドスペースは、 （１８０ｔｔｍ−１７０μｍ） ｘｃｏμｍ−ｅｏｏ
μｍ２であり、デッドスペースを非常に小さいもの
とすることができた。この様に、全セルのなかで最も小
さいセルであるインバータをタイミング調整用として空
きスペースに挿入することで、ＬＳＩの面積の一層の有
効利用が図られる。
以上の実施例では、ＧａＡｓＭＥＳＦＥＴを用いたスタ
ンダードセル方式の論理集積回路を説明したが、他の化
合物半導体は勿論、Ｓｉを用いた場合にも本発明は有効
である。
ンダードセル方式の論理集積回路を説明したが、他の化
合物半導体は勿論、Ｓｉを用いた場合にも本発明は有効
である。
［発明の効果］
以上述べたように本発明によれば、単一ゲートのセルと
複数ゲートからなるセルをレイアウト設計た時に生じる
デッドスペースを効果的に減少させ、しかもデッドスペ
ースを気にすることなく複数ゲートからなるセルの高さ
を最適設計することができ、従ってチップサイズを小さ
くして且つ高性能を発揮できるスタンダードセル方式の
論理集積回路を実現することができる。
複数ゲートからなるセルをレイアウト設計た時に生じる
デッドスペースを効果的に減少させ、しかもデッドスペ
ースを気にすることなく複数ゲートからなるセルの高さ
を最適設計することができ、従ってチップサイズを小さ
くして且つ高性能を発揮できるスタンダードセル方式の
論理集積回路を実現することができる。
第１図（ａ）（ｂ）（ｃ）は、本発明の一実施例を示す
図、第２図は、本発明の他の実施例を示す図、第３図は
従来方式によるセルをレイアウトした状態を示す図、第
４図（ａ）（ｂ）は従来の二通りのセル設計法を説明す
るための図、第５図（ａ）（ｂ）は、幅の異なるセルを
スルーパスが通る様子を示す図である。 ＩＮＶ・・・インバータ、Ｎ０Ｒ２・・・２人力ＮＯＲ
ゲート、１１．１２・・・入力端子、２１ ＋ ２２
。 ２３・・・出力端子、３・・・接地線、４・・・電源線
、１１、．１１２，１１３・・・ＥタイプＭＥＳＦＥＴ
。 １２、．１２２・・・ＤタイプＭＥＳＦＥＴ。 ２０・・・タイミング調整用インバータ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第 図 −一喜フー 高２ （ｂ） 図 （ｂ） 図
図、第２図は、本発明の他の実施例を示す図、第３図は
従来方式によるセルをレイアウトした状態を示す図、第
４図（ａ）（ｂ）は従来の二通りのセル設計法を説明す
るための図、第５図（ａ）（ｂ）は、幅の異なるセルを
スルーパスが通る様子を示す図である。 ＩＮＶ・・・インバータ、Ｎ０Ｒ２・・・２人力ＮＯＲ
ゲート、１１．１２・・・入力端子、２１ ＋ ２２
。 ２３・・・出力端子、３・・・接地線、４・・・電源線
、１１、．１１２，１１３・・・ＥタイプＭＥＳＦＥＴ
。 １２、．１２２・・・ＤタイプＭＥＳＦＥＴ。 ２０・・・タイミング調整用インバータ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第 図 −一喜フー 高２ （ｂ） 図 （ｂ） 図
Claims (2)
- （１）セルライブラリの中から複数のセルを選択してレ
イアウトするスタンダードセル方式の半導体論理集積回
路において、複数の論理ゲートが互いに独立した機能を
もって含まれるセルを有することを特徴とする半導体論
理集積回路。 - （２）セルライブラリの中から複数のセルを選択してレ
イアウトするスタンダードセル方式の半導体論理集積回
路において、複数の論理ゲートが互いに独立した機能を
もってスルーパス方向にならんで配置され、且つ高さが
他のセルと同じに設定されたセルを有することを特徴と
する半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26314588A JPH02110954A (ja) | 1988-10-19 | 1988-10-19 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26314588A JPH02110954A (ja) | 1988-10-19 | 1988-10-19 | 半導体論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110954A true JPH02110954A (ja) | 1990-04-24 |
Family
ID=17385433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26314588A Pending JPH02110954A (ja) | 1988-10-19 | 1988-10-19 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1596514A2 (en) | 1998-04-21 | 2005-11-16 | Nippon Telegraph and Telephone Corporation | Packet multiplexing apparatus |
-
1988
- 1988-10-19 JP JP26314588A patent/JPH02110954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1596514A2 (en) | 1998-04-21 | 2005-11-16 | Nippon Telegraph and Telephone Corporation | Packet multiplexing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923059A (en) | Integrated circuit cell architecture and routing scheme | |
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US7129562B1 (en) | Dual-height cell with variable width power rail architecture | |
| KR890004569B1 (ko) | 마스터 슬라이스형 반도체장치 | |
| US6252448B1 (en) | Coincident complementary clock generator for logic circuits | |
| US6166560A (en) | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device | |
| US6356118B1 (en) | Semiconductor integrated circuit device | |
| KR890004568B1 (ko) | 마스터슬라이스형 반도체장치 | |
| TWI414149B (zh) | 具有以邏輯單元之單元拱台形成信號匯流排之積體電路 | |
| JPH058585B2 (ja) | ||
| JP2965626B2 (ja) | 半導体集積回路 | |
| US5404034A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps | |
| JP4743469B2 (ja) | 半導体集積回路装置とクロック分配方法 | |
| JPH02110954A (ja) | 半導体論理集積回路 | |
| JPH0578190B2 (ja) | ||
| JP2002076883A (ja) | データパスに適したプログラマブル相互接続網を有する再構成可能デバイス | |
| JPS62217632A (ja) | 半導体集積回路 | |
| US5436801A (en) | Method and structure for routing power for optimum cell utilization with two and three level metal in a partially predesigned integrated circuit | |
| JP2839541B2 (ja) | 半導体論理集積回路の製造方法 | |
| JP4498787B2 (ja) | 半導体装置 | |
| JP2737620B2 (ja) | 半導体集積回路の配線方法 | |
| JP3273683B2 (ja) | 半導体集積回路 | |
| JP2776513B2 (ja) | 半導体集積回路 | |
| JPS63194348A (ja) | ゲ−トアレイ | |
| JPS624343A (ja) | マスタ−スライス型半導体集積回路装置 |