JPS62217632A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62217632A JPS62217632A JP61061268A JP6126886A JPS62217632A JP S62217632 A JPS62217632 A JP S62217632A JP 61061268 A JP61061268 A JP 61061268A JP 6126886 A JP6126886 A JP 6126886A JP S62217632 A JPS62217632 A JP S62217632A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- substrate
- semiconductor integrated
- integrated circuit
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートアレイ半導体集積回路において、Ｌ（板層辺部に
設けたクロックバッファの各々から互いに等長の配線ラ
インを基板上にクロック母線として延在形成することに
より、 基板全体における各クロックのスキューを極小化したも
のである。
設けたクロックバッファの各々から互いに等長の配線ラ
インを基板上にクロック母線として延在形成することに
より、 基板全体における各クロックのスキューを極小化したも
のである。
本発明は半導体集積回路に係り、特に基本的論理ゲート
が多数個規則的に配置されたブロックが、同一１」板上
に複数形成されたゲートアレイ大規模集積回路（ＬＳＩ
）に関する。
が多数個規則的に配置されたブロックが、同一１」板上
に複数形成されたゲートアレイ大規模集積回路（ＬＳＩ
）に関する。
ＬＳＩユーザの多様な要求に応じてＬＳＩを短期間で多
品種牛６′ｉ生産する場合、フルカスタムＬＳＩでは膨
大な同ｆｅ期間と費用がかかるため、ゲートアレイＬＳ
Ｉが用いられることは周知の通りである。このゲートア
レイＬＳＩは、トランジスタ、抵抗等よりなる基本的論
理ゲートなどが多数個予め同一基板上に規則的に配置さ
れてあり、それらの間の配線のみをＬＳＩユーザの論理
回路情報に従ってＬＳＩメーカが行なうことにより、Ｌ
ＳＩユーザの要求する論理回路機能を実現するもので、
マスタースライス方式ＬＳＩとも呼ばれる。
品種牛６′ｉ生産する場合、フルカスタムＬＳＩでは膨
大な同ｆｅ期間と費用がかかるため、ゲートアレイＬＳ
Ｉが用いられることは周知の通りである。このゲートア
レイＬＳＩは、トランジスタ、抵抗等よりなる基本的論
理ゲートなどが多数個予め同一基板上に規則的に配置さ
れてあり、それらの間の配線のみをＬＳＩユーザの論理
回路情報に従ってＬＳＩメーカが行なうことにより、Ｌ
ＳＩユーザの要求する論理回路機能を実現するもので、
マスタースライス方式ＬＳＩとも呼ばれる。
このゲートアレイＬＳＩによれば、配線のみでよいので
、マスク設計は簡単となり、開光期間の短縮化を実現で
きる。
、マスク設計は簡単となり、開光期間の短縮化を実現で
きる。
ゲートアレイＬＳＩのうら、特にＣＭＯＳゲートアレイ
において、例えば１ｏｏｏｏゲートを越えるようなＶＬ
ＳＩの場合、半導体基板（チップ）全体におけるクロッ
クのスキュー（位相ずれ）が、システムの性能を決める
要因となるので、このクロックのスキューをできるだけ
少なくすることが要求されている。
において、例えば１ｏｏｏｏゲートを越えるようなＶＬ
ＳＩの場合、半導体基板（チップ）全体におけるクロッ
クのスキュー（位相ずれ）が、システムの性能を決める
要因となるので、このクロックのスキューをできるだけ
少なくすることが要求されている。
特にＣＭＯＳゲートアレイにおいては、クロックのスキ
ューの要因となる信号の伝ｍ遅延時間は配線容量が支配
的であり、この配線容量は配線長によって決まる。そこ
で、論理的に関係の深い回路に近接して配置することに
より、配線長、配線容量の増大を防ぎ、ＬＳＩの性能の
向上及び配線の密度を上げることを目的としてＬＳＩを
論理的にも、レイアウト的にも例えば４つのブロックに
分割して形成していた。
ューの要因となる信号の伝ｍ遅延時間は配線容量が支配
的であり、この配線容量は配線長によって決まる。そこ
で、論理的に関係の深い回路に近接して配置することに
より、配線長、配線容量の増大を防ぎ、ＬＳＩの性能の
向上及び配線の密度を上げることを目的としてＬＳＩを
論理的にも、レイアウト的にも例えば４つのブロックに
分割して形成していた。
しかるに、同一基板上の複数の１０ツクに対して、ＬＳ
Ｉユーザが要求する論理回路ｉ能を実現するために配線
パターンを施すと、各ブロックに対するクロック母線の
長さが互いに異なってしまうのが通常であり、このため
チップ全体においてクロックのスキ、１−の低減化が不
十分であった。
Ｉユーザが要求する論理回路ｉ能を実現するために配線
パターンを施すと、各ブロックに対するクロック母線の
長さが互いに異なってしまうのが通常であり、このため
チップ全体においてクロックのスキ、１−の低減化が不
十分であった。
本発明はクロックのスキューをより低減した半導体集積
回路を提供することを目的どする。
回路を提供することを目的どする。
本発明になる半導体集積回路は、上記目的達成のため、
基板周辺部にクロックバッファを複数設け、該複数のク
ロックバッファの各々から互いに等長の配線ラインを該
基板上にクロック母線として延在形成したものである。
基板周辺部にクロックバッファを複数設け、該複数のク
ロックバッファの各々から互いに等長の配線ラインを該
基板上にクロック母線として延在形成したものである。
上記手段によれば、複数のクロックバッファの各々に接
続される各クロック母線は、互いに等長となるため、各
クロック母線の配線容量は等しくなる。ここで、配線パ
ターンをその後にＬＳＩに施すと、各ブロックへのクロ
ックの個々の配線長は異なるが、クロックの遅延時間は
各ブロックへの個々の配線長よりも各クロック母線全体
の配線長によって定まる上記各クロック母線の配線容量
に支配されるため、基板全体においてり［ｌツクのスキ
ューを極小化できる。
続される各クロック母線は、互いに等長となるため、各
クロック母線の配線容量は等しくなる。ここで、配線パ
ターンをその後にＬＳＩに施すと、各ブロックへのクロ
ックの個々の配線長は異なるが、クロックの遅延時間は
各ブロックへの個々の配線長よりも各クロック母線全体
の配線長によって定まる上記各クロック母線の配線容量
に支配されるため、基板全体においてり［ｌツクのスキ
ューを極小化できる。
第１図は本発明の第１実施例の半導体集積回路の構成図
を示す。
を示す。
同図において、基板１上には４つのブロック２゜３．４
及び５が分割して形成されており、各ブロック２〜５の
夫々には例えばＣＭＯ８ｔ−ランジスタ等の基本的論理
ゲートが多数個規則的に配置されである。
及び５が分割して形成されており、各ブロック２〜５の
夫々には例えばＣＭＯ８ｔ−ランジスタ等の基本的論理
ゲートが多数個規則的に配置されである。
基板１の一辺の略中央部にはドライブパワーの大なる（
人容吊の）クロックバッファ６及び７が夫々設【ノられ
、かつ、基板１の上記−辺に対向する他の一辺の略中央
部にも、同様にドライブパワーの大なる（人容ム１の）
クロックバッフ７８及び９が夫々設置ノられている。
人容吊の）クロックバッファ６及び７が夫々設【ノられ
、かつ、基板１の上記−辺に対向する他の一辺の略中央
部にも、同様にドライブパワーの大なる（人容ム１の）
クロックバッフ７８及び９が夫々設置ノられている。
また基板１上には互いに平行に、かつ、基板１のブロッ
ク２〜５が存在しない中央部に沿って第１図中、上下方
向に配線ライン１０．１１゜１２及び１３がクロック母
線どして形成されている。配線ライン１０，１１．１２
及び１３の各一端はクロックバッファ６．７．８及び９
に接続されている。更に、配線ラインｉｏ、１１．１２
及び１３の各長さは互いに等しくなるように選定されて
いる。
ク２〜５が存在しない中央部に沿って第１図中、上下方
向に配線ライン１０．１１゜１２及び１３がクロック母
線どして形成されている。配線ライン１０，１１．１２
及び１３の各一端はクロックバッファ６．７．８及び９
に接続されている。更に、配線ラインｉｏ、１１．１２
及び１３の各長さは互いに等しくなるように選定されて
いる。
上記構造のゲートアレイＬＳＩは、ＬＳＩユーザーの要
求する論理回路機能を実現するために、ブロック２〜５
内の各基本的論理ゲートが適宜選択されて接続されると
共に、配線ライン１０〜１３とブロック２〜５のうち必
要なりロックバッファとの間が配線接続される。
求する論理回路機能を実現するために、ブロック２〜５
内の各基本的論理ゲートが適宜選択されて接続されると
共に、配線ライン１０〜１３とブロック２〜５のうち必
要なりロックバッファとの間が配線接続される。
このようにして、得られたゲートアレイしＳｌのクロッ
クバッフ７６〜９には外部より４相のクロックが入力さ
れて配線ライン１０〜１３等を介してブロック２〜５の
全部又は一部へ入力される。
クバッフ７６〜９には外部より４相のクロックが入力さ
れて配線ライン１０〜１３等を介してブロック２〜５の
全部又は一部へ入力される。
そのクロックの遅延時間は厳密にはクロックバツフア６
〜９からブロック２〜５のクロックバッファの入力端ま
での配線長により定まるが、実際にはクロック母線であ
る配線ライン１０〜１３の各々の全長による配線容−１
によって定まるとみなして差し支えない。前記したよう
に、配線ライン１０〜１３は等長だからそれらの配線容
量も等しく、よって基板全体においてクロックのスキュ
ーは極めて小となる。
〜９からブロック２〜５のクロックバッファの入力端ま
での配線長により定まるが、実際にはクロック母線であ
る配線ライン１０〜１３の各々の全長による配線容−１
によって定まるとみなして差し支えない。前記したよう
に、配線ライン１０〜１３は等長だからそれらの配線容
量も等しく、よって基板全体においてクロックのスキュ
ーは極めて小となる。
次に本発明の第２実施例について説明するに、第２図は
本発明の第２実施例の半尋体集Ｒ１回路の構成図を示す
。同図中、第１図と同一構成部分には同一符号を付し、
その説明を省略する。
本発明の第２実施例の半尋体集Ｒ１回路の構成図を示す
。同図中、第１図と同一構成部分には同一符号を付し、
その説明を省略する。
第２図において、配線ライン１５はクロックバツフ７６
からブロック２．３．４及び５の小吉ｈ１のクロックバ
ッファｙ１９．２０．２１及び２２の夫々の入力端の直
前までクロック母線として延在形成されである。同様に
配線ライン１６．１７及び１８の各々はクロックバッフ
ァ７．８及び９の各々からブロック２．３．４及び５の
小吉ｈ１のクロックバッファ１９．２０．２１及び２２
のすべての入力端の直前までクロックｆｆｌ線として等
長で延在形成されである。クロックの配給のためには、
配線ライン１５〜１８のうら必要な配線ラインとクロッ
クバツフ１１９〜２２のうち必要なりロックバッフ？の
入力端との間で配線処理を行なう。
からブロック２．３．４及び５の小吉ｈ１のクロックバ
ッファｙ１９．２０．２１及び２２の夫々の入力端の直
前までクロック母線として延在形成されである。同様に
配線ライン１６．１７及び１８の各々はクロックバッフ
ァ７．８及び９の各々からブロック２．３．４及び５の
小吉ｈ１のクロックバッファ１９．２０．２１及び２２
のすべての入力端の直前までクロックｆｆｌ線として等
長で延在形成されである。クロックの配給のためには、
配線ライン１５〜１８のうら必要な配線ラインとクロッ
クバツフ１１９〜２２のうち必要なりロックバッフ？の
入力端との間で配線処理を行なう。
本実施例によれば、りＯツク母線としての配線ライン１
５〜１８が、ブロック２〜５の夫々のクロックバッファ
１９〜２２の入力端の直前まで延在形成されているから
、基板仝休におけるクロックのスキューを、第１図に示
した第１実施例に比しより低減することができる。
５〜１８が、ブロック２〜５の夫々のクロックバッファ
１９〜２２の入力端の直前まで延在形成されているから
、基板仝休におけるクロックのスキューを、第１図に示
した第１実施例に比しより低減することができる。
次に本発明の第３実施例について説明するに、第３図は
本発明の第３実施例の半導体集積回路の構成図を示す。
本発明の第３実施例の半導体集積回路の構成図を示す。
同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。
の説明を省略する。
第３図において、クロックバッフ７６に一端が接続され
たライン２４ａはＬ（板１上の中央部を図中、下方向へ
延在形成される。また、ライン２４ｂは基板１上の中央
部を図中、左右方向へ延在形成され、かつ、ライン２４
ａと交叉する位置においてライン２４ａと接続されてい
る。すなわち、クロックバッファ６から２４ ａ及び２
４ｂよりなる十字状の配線ラインが、ブロック２．３．
４及び５の間にクロック母線として延在形成されである
。
たライン２４ａはＬ（板１上の中央部を図中、下方向へ
延在形成される。また、ライン２４ｂは基板１上の中央
部を図中、左右方向へ延在形成され、かつ、ライン２４
ａと交叉する位置においてライン２４ａと接続されてい
る。すなわち、クロックバッファ６から２４ ａ及び２
４ｂよりなる十字状の配線ラインが、ブロック２．３．
４及び５の間にクロック母線として延在形成されである
。
同様に、クロックバッファ７から２５ａ及び２５ｂより
なる十字状の配線ラインが４つのブロック２〜５の夫々
の間にクロック母線として延在形成され、更にクロック
バッフ７８からは２６ａ及び２６ｂよりなる十字状の配
線ラインが、またクロックバッファ９からは２７ａ及び
２７ｂよりなる十字状の配線ラインが４つのブロック２
〜５の夫々の間にクロック母線として延在形成されであ
る。
なる十字状の配線ラインが４つのブロック２〜５の夫々
の間にクロック母線として延在形成され、更にクロック
バッフ７８からは２６ａ及び２６ｂよりなる十字状の配
線ラインが、またクロックバッファ９からは２７ａ及び
２７ｂよりなる十字状の配線ラインが４つのブロック２
〜５の夫々の間にクロック母線として延在形成されであ
る。
ｍ３図中、上下方向に延在形成された配線シイン２４ａ
、２５ａ、２６ａ及び２７ａはｎいに等長であり、また
左右方向に延在形成された配線ライン２４ｂ、２５ｂ、
２６ｂ及び２７ｂｌ；ｉＭいに等長である。
、２５ａ、２６ａ及び２７ａはｎいに等長であり、また
左右方向に延在形成された配線ライン２４ｂ、２５ｂ、
２６ｂ及び２７ｂｌ；ｉＭいに等長である。
よって、クロックバッファ６〜９に一端が接続される上
記の４つの十字状クロックｆｎｌはＨいに等長で、そこ
を伝搬するクロックの遅延時間が等しくなる。これによ
り、本実施例もブロック２〜５の人々に対するクロック
のスキューを抑えることができる。
記の４つの十字状クロックｆｎｌはＨいに等長で、そこ
を伝搬するクロックの遅延時間が等しくなる。これによ
り、本実施例もブロック２〜５の人々に対するクロック
のスキューを抑えることができる。
次に本発明の第４実施例について説明するに、第４図は
本発明の第４実施例の半導体集積回路の構成図を示す。
本発明の第４実施例の半導体集積回路の構成図を示す。
同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。
の説明を省略する。
第４図において、基板１の四辺に各々入官ｆｉｌのクロ
ックバッフ？３０．３１．３２及び３３が設【）られて
おり、またブロック２〜５のいずれも存在しない、基板
１上の中央部に４つのクロックバッファ３４，３５．３
６及び３７が設けられている。これらは基板１の周辺部
に設けられたクロックバッファ３４．３５．３６及び３
７に対して、互いに等長の配線ライン３８．３９．４０
及び４１が個別に予め形成されである。また、クロック
バッファ３８〜４１の夫々からは四方へ出力配線が予め
延在形成さ−れである。
ックバッフ？３０．３１．３２及び３３が設【）られて
おり、またブロック２〜５のいずれも存在しない、基板
１上の中央部に４つのクロックバッファ３４，３５．３
６及び３７が設けられている。これらは基板１の周辺部
に設けられたクロックバッファ３４．３５．３６及び３
７に対して、互いに等長の配線ライン３８．３９．４０
及び４１が個別に予め形成されである。また、クロック
バッファ３８〜４１の夫々からは四方へ出力配線が予め
延在形成さ−れである。
本実施例はクロック母線としての配線ライン３８〜４１
が配線パターンを施しても等長なので、クロックのスキ
ューを前記各実施例に比しより低減づることができる。
が配線パターンを施しても等長なので、クロックのスキ
ューを前記各実施例に比しより低減づることができる。
このため、本実施例は例えばｉ ｏｏｏｏゲート以上の
４分割ブロックを有する、ＣＭＯＳゲートアレイに適用
して特に有用である。
４分割ブロックを有する、ＣＭＯＳゲートアレイに適用
して特に有用である。
なお、第３図において、十字状配線ラインの各接続点に
クロックバッファを設けることも可能である。
クロックバッファを設けることも可能である。
上述の如く、本発明によれば、各クロック母線の配線容
１ｉを等しくしたことから、ゲートアレイＬＳＩの基板
全体における各クロックのスキューを大幅に低減するこ
とができる等の特長を右するものである。
１ｉを等しくしたことから、ゲートアレイＬＳＩの基板
全体における各クロックのスキューを大幅に低減するこ
とができる等の特長を右するものである。
第１図乃至第４図は夫々本発明の各実施例を示す構成図
である。 図中において、 １は基板、 ２〜５はブロック、 ６〜９．１９〜２２．３０〜３７はりＬ１ツクバッファ
、 １０〜１３．１５〜１８．２４ａ、２４ｂ。 ２５ Ｆｌ 、 ２５ ｂ 、 ２６ ａ 、 ２６
ｂ 、 ２７ ａ。 ２７ｂ、３８〜４１は配線ラインである。 ７・′−菖二・、 實・″ 代理人 弁理士 井 桁 貞 乙、− ゛−ゴ、、・ 本発明の第１爽１ら伜Ｊ？鵬田 第１図 ゛芥発朗ａ茶２爽愕も使１の楕パ！ 第２図
である。 図中において、 １は基板、 ２〜５はブロック、 ６〜９．１９〜２２．３０〜３７はりＬ１ツクバッファ
、 １０〜１３．１５〜１８．２４ａ、２４ｂ。 ２５ Ｆｌ 、 ２５ ｂ 、 ２６ ａ 、 ２６
ｂ 、 ２７ ａ。 ２７ｂ、３８〜４１は配線ラインである。 ７・′−菖二・、 實・″ 代理人 弁理士 井 桁 貞 乙、− ゛−ゴ、、・ 本発明の第１爽１ら伜Ｊ？鵬田 第１図 ゛芥発朗ａ茶２爽愕も使１の楕パ！ 第２図
Claims (5)
- （１）ゲートアレイ半導体集積回路において、前記半導
体集積回路の基板（１）の周辺部にクロックバッファ（
６〜９、３０〜３３）を複数設け、 該複数のクロックバッファ（６〜９、３０〜３３）の各
々から互いに等長の配線ライン（１０〜１３、１５〜１
８、２４ａ、２４ｂ、２５ａ、２５ｂ、２６ａ、２６ｂ
、２７ａ、２７ｂ、３８〜４１）を該基板上にクロック
母線として延在形成したことを特徴とする半導体集積回
路。 - （２）前記互いに等長の配線ライン（１０〜１３）が前
記基板（１）の中央部に沿つて延在形成されてなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路。 - （３）前記互いに等長の配線ライン（１５〜１８）が前
記基板（１）上の複数のブロック（２〜５）の各々のク
ロックバッファ（１９〜２２）の入力端の直前まで延在
形成されてなることを特徴とする特許請求の範囲第１項
記載の半導体集積回路。 - （４）前記互いに等長の配線ライン（２４ａ、２４ｂ、
２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ、２７ｂ）が
前記基板（１）上に形成された４つのブロック（２〜５
）の各々の間に、十字状に延在形成されてなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 - （５）前記互いに略等長の配線ライン（３９〜４１）が
前記４つのブロック（２〜５）の位置しない前記基板中
央部に形成された４つのクロックバッファ（３４〜３７
）に接続され、かつ、該基板中央部の４つのクロックバ
ッファの各々から四方へ延在形成されてなることを特徴
とする特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061268A JPS62217632A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061268A JPS62217632A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217632A true JPS62217632A (ja) | 1987-09-25 |
Family
ID=13166305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061268A Pending JPS62217632A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217632A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149445A (ja) * | 1987-12-05 | 1989-06-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0266970A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | マスタースライス型半導体集積回路 |
| JPH02187990A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
| KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
-
1986
- 1986-03-19 JP JP61061268A patent/JPS62217632A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149445A (ja) * | 1987-12-05 | 1989-06-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0266970A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | マスタースライス型半導体集積回路 |
| JPH02187990A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
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